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我这条语句有问题么？？？verilog 急

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sunmax|  楼主 | 2011-6-14 14:04 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, edge, POS, ST, se
always@(posedge clk )
begin
   if(!rest_n)
       begin
           clk_out<=1'b0;
        end
   if(en==1)     
       begin
           clk_out<= ~clk_out;
       end
   else
       begin
            clk_out<= clk_out;
       end
end

在modelsim 中无法显示 clk_out 信号啊!!!

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沙发
lxc806705| | 2011-6-14 14:53 | 只看该作者
在testbench中先把clk_out初始化为0或者1，不然默认是X，你当然看不出来波形
initial
    begin
    clk_out=0;
xxxxxxx....
end

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板凳
lxc806705| | 2011-6-14 14:54 | 只看该作者
或者照你的写法先给一个复位信号

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地板
yuxhuitx| | 2011-7-12 15:38 | 只看该作者
起码在if(en==1)之前加个else，否则你的rest_n和en到底哪个有效？

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