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请教：ddr2内存的dqs信号

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钻研的鱼|  楼主 | 2011-6-14 16:48 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
DDR, 信号, 内存, 电平, FPGA
三态的时候，dqs处于高组态？对于fpga来说，高电平还是低电平？
另外，有没有tx做过ddr2或者ddr3的设计？能否给我们做个普及？

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沙发
SuperX-man| | 2011-6-14 18:03 | 只看该作者
是的,对于器件来说 即不是一直高电平,也不是一直低电平.而是不定状态.
一般是取中间电压,大概0.9V

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板凳
drentsi| | 2011-6-14 21:55 | 只看该作者
三态并不是高阻态，只是表示不驱动了，其状态由外部或内部匹配电路决定，一般是50欧姆接到中间电压，对于DDR2就是0.9V，对于DDR3就是0.75V

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地板
钻研的鱼|  楼主 | 2011-6-15 10:59 | 只看该作者
中间电平，那对fpga是高电平还是电平？或者在ddr操作时，不用关心这种中间态？

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5楼
cbas| | 2011-6-15 11:39 | 只看该作者
我认为 控制在0.9V就可以了吧

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6楼
linas| | 2011-6-15 20:52 | 只看该作者
不定的吧？

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7楼
dan_xb| | 2011-6-17 14:15 | 只看该作者
DDR采用的是SSTL电平标准，正常情况下由50欧姆终结电阻接到中间电平，也就是0.9V或者0.75V。
这个是为了信号完整性的考虑

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8楼
钻研的鱼|  楼主 | 2011-6-17 16:37 | 只看该作者
从信号完整性来讲，我知道是这种情况。
  我的主要问题是：fpga在读外面的ddr2颗粒数据时，会根据这个信号去锁存数据信号，我记得在spartan3里面会用dqs的沿去锁数据。当第一个数据有效时，dqs由中间电平转为低电平，此时表现是一个下降沿还是没有沿？
   另外，我开这个帖子，主要目的是看到很多人在设计ddr的控制，所以想请有经验的人讲讲ddr的操作

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9楼
七叶一枝花| | 2011-6-20 11:32 | 只看该作者
谢谢，我明白了。

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10楼
coco11| | 2011-6-20 17:03 | 只看该作者
:)

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11楼
年轻不再| | 2011-6-20 21:15 | 只看该作者
了解一下

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12楼
davines| | 2011-6-20 21:26 | 只看该作者
路过学习的。

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13楼
SuperX-man| | 2011-6-21 14:11 | 只看该作者
从信号完整性来讲，我知道是这种情况。
  我的主要问题是：fpga在读外面的ddr2颗粒数据时，会根据这个信号去锁存数据信号，我记得在spartan3里面会用dqs的沿去锁数据。当第一个数据有效时，dqs由中间电平转为低电平 ...
钻研的鱼 发表于 2011-6-17 16:37


看大家对DDR如此热衷,我去请请看我们的资深AE,最近有无时间来指导下.

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14楼
SuperX-man| | 2011-6-21 15:56 | 只看该作者
AE给我回了邮件,目前他还是比较忙.所以先给了我点建议.
V5 的话,建议用MIG生成控制器,然后看控制器对应的user guide,哪里不明白的,可以发帖问.
S6 的话,是用的硬核MCB， 直接看UG388.(我顺便传上来了,如果之前有下载过xilinx文档下载器的话,直接打UG388就可以看到了)

spartan6 memory control.pdf

2.07 MB

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15楼
zy7598865| | 2012-7-30 23:42 | 只看该作者
怎么没提s3

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16楼
hawksabre| | 2012-8-2 18:47 | 只看该作者
学习了  呵呵  努力中

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