spartan 6和virtex5 的的bufio 问题

只看该作者 · 2011-6-16 10:00

在看virtex5的资料时，它有Clock Capable I/O引脚，这个引脚不是全局时钟输入引脚，bufio时钟源来自于Clock Capable I/O引脚，在源同步是非常有用，此时时钟可看做一个普通的数据引脚，所有的数据线和时钟线在fpga内部，从外部pad到触发器的D端,可以有相同延迟的布线。
spartan6 的bufio，如果时钟源来自于外部输入引脚，这个输入引脚是不是只能来自于全局时钟输入引脚？假设只能从全局时钟引脚，这个延迟，即从从外部pad到触发器的D端，全局时钟引脚和其他普通引脚是不是也是相同的延迟？
另外，全局时钟引脚是不是也有iserdes等资源？即它和普通引脚在selectIO资源上面是相同的？

只看该作者 · 2011-6-16 12:17

没看明白你的问题
v5的bufio你的理解很对啊，源同步时钟接Clock Capable I/O引脚。
s6的bufio应该一样使用吧

只看该作者 · 2011-6-16 23:10

主要想要表达的问题：
S6上面，全局时钟引脚，如果我把它当做一个普通的IO，是不是和其他的IO有相同的资源和时间特性？S6上面我没看到普通引脚上有Clock Capable功能？

只看该作者 · 2011-6-20 11:32

只看该作者 · 2011-6-29 14:49

帮顶~

只看该作者 · 2011-6-29 15:07

学习了

只看该作者 · 2011-7-1 17:45

没人回答？？

1万 · 2011-7-1 17:51

S6上面应该也可以做为普通IO使用。
应该是一样的性能。

只看该作者 · 2011-7-1 22:24

bufIO2的输出只能在IO clock region中使用，只有bufIO2的DIV输出才能经过BUFG进入全局时钟网络

只看该作者 · 2011-7-2 11:44

S6上面应该也可以做为普通IO使用。
应该是一样的性能。
GoldSunMonkey 发表于 2011-7-1 17:51

能不确定性能是否一样？

1万 · 2011-7-3 15:31

10# 钻研的鱼
我记得性能一样。

明天我查查，你记得给我发个消息，省的我忘记了。

看来只有我看懂你的问题了。哈哈～～

只看该作者 · 2011-7-4 22:01

呵呵有点意思

只看该作者 · 2011-7-6 21:05

:lol

只看该作者 · 2011-7-7 14:14

S6的结构和V5很不一样，BUFIO2和BUFIO其实不是一回事
都可以走高速时钟，都可以到SERDES

只看该作者 · 2013-8-3 11:27

出现了这么一个错误，该怎么解决掉：Place:1318 - User has over-constrained component
trimac_locallink/trimac_block/gmii_interface/bufio_gmii_rx_clk. There are no
placeable sites that satisfy the user constraints. Please review the user
constraints on the driver component and the load components of
trimac_locallink/trimac_block/gmii_interface/bufio_gmii_rx_clk.