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FPGA配置完成后引脚状态问题

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vongy|  楼主 | 2007-10-17 09:21 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, 引脚, Output, TPU, XILINX
我在使用xilinx XC3S100E时将FPGA的OUTPUT引脚设为PULLUP，但是配置成功后这些引脚确都是低电平，有人知道是什么原因吗？

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沙发
computer00| | 2007-10-17 10:09 | 只看该作者

输出脚接个上拉电阻干啥？直接输出1就行了。

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板凳
vongy|  楼主 | 2007-10-17 12:09 | 只看该作者

是FPGA的内部，引脚共有三个状态，需要在合成时指定

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地板
computer00| | 2007-10-17 12:22 | 只看该作者

直接输出1不行吗?

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5楼
vongy|  楼主 | 2007-10-17 17:29 | 只看该作者

这些引脚是挂在总线上的，如果直接输出就会影响其它器件

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6楼
computer00| | 2007-10-17 19:05 | 只看该作者

那就要设置为高阻态,打开上拉也可以。

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