请教64位的计数器verilog 程序怎么写？

只看该作者 · 2007-11-20 09:54

一般都做8位和16位的，现在要做64位的，我一时间觉得不会写，有谁先能告诉我呀。

2万 · 2007-11-20 10:02

没动脑筋吧？

只看该作者 · 2007-11-20 10:28

写8位的比较简单，最大计数也只有256而已，我现在是64位计数器，32位总线输出，数值比较大，而我用的芯片是EPM7128，我不知道会出现什么问题或者有些什么因素需要我考虑，经验欠缺，贴个代码吧，虽然感到惭愧，但希望各位不要见笑，我只是个菜鸟。
/***********ADDRESS DECODER***************
      Input:  global clk;
    Output: data_out[31:0];
***************************************/
module Bit_64count(clk,data_out);
input clk;
output [31:0] data_out;
reg [31:0] data_out;
reg[63:0] Bit_count;
reg Cnt_flag ;

always  @(clk)
begin
    Cnt_flag <= Cnt_flag == 1? 0:1;
    if(!Cnt_flag)
    begin
        Bit_count <= Bit_count + 1;
        data_out <= Bit_count[31:0];
    end
    else
        data_out <= Bit_count[63:32];
end

endmodule

只看该作者 · 2007-11-20 14:13

怎么没人原意回答呢？

请教64位的计数器verilog 程序怎么写？

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汗！

没有人回答么

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