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verilog的case还支持这种语法么？

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楼主
AutoESL|  楼主 | 2011-6-24 23:44 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, se, default, Fault, dc
always@(X or Y or Z)
begin
case (2'b11)
   X: out = 3'b001;
   Y: out = 3'b010;
   Z: out = 3'b100;
   default: out = 3'b000;
endcase
end
在水木上看到的，没试过。

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沙发
lolp| | 2011-6-25 09:53 | 只看该作者
我也没试过 研究下

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板凳
bairan168| | 2011-6-25 23:07 | 只看该作者
:(:$

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地板
AutoESL|  楼主 | 2011-7-1 18:49 | 只看该作者
有空试试

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5楼
GoldSunMonkey| | 2011-7-3 11:04 | 只看该作者
我对verilog只是看懂的水平，不敢妄表言论～

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6楼
zgm1193| | 2011-7-3 21:16 | 只看该作者
case(2'b11)是什么意思呀？~~

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7楼
ix1982| | 2011-7-3 23:33 | 只看该作者
完全可以

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8楼
dolido| | 2011-7-4 14:25 | 只看该作者
过来看看

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9楼
kekeke| | 2011-7-6 16:27 | 只看该作者
:)

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10楼
hoohoo123| | 2011-7-6 18:51 | 只看该作者
还没有试过。。。。。过来看看。。。。。。。

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11楼
dolido| | 2011-7-7 11:23 | 只看该作者
我是真没试过

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12楼
dolido| | 2011-7-7 11:23 | 只看该作者
不好说呀

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13楼
kangkai1222| | 2011-7-7 11:59 | 只看该作者
研究下～坐等高手解释

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14楼
dan_xb| | 2011-7-7 12:18 | 只看该作者
这个，最好还是不要这样写吧，我觉得会有问题

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15楼
GoldSunMonkey| | 2011-7-9 18:49 | 只看该作者
我试了下，支持。
不过，还是不要这样写，这个根本不需要CASE语句～

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