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verilog的case还支持这种语法么？

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4540|14
 楼主| AutoESL 发表于 2011-6-24 23:44 | 显示全部楼层 |阅读模式
verilog, se, default, Fault, dc
always@(X or Y or Z)
begin
case (2'b11)
   X: out = 3'b001;
   Y: out = 3'b010;
   Z: out = 3'b100;
   default: out = 3'b000;
endcase
end
在水木上看到的，没试过。
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lolp 发表于 2011-6-25 09:53 | 显示全部楼层
我也没试过 研究下
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bairan168 发表于 2011-6-25 23:07 | 显示全部楼层
:(:$
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 楼主| AutoESL 发表于 2011-7-1 18:49 | 显示全部楼层
有空试试
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GoldSunMonkey 发表于 2011-7-3 11:04 | 显示全部楼层
我对verilog只是看懂的水平，不敢妄表言论～
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zgm1193 发表于 2011-7-3 21:16 | 显示全部楼层
case(2'b11)是什么意思呀？~~
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ix1982 发表于 2011-7-3 23:33 | 显示全部楼层
完全可以
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dolido 发表于 2011-7-4 14:25 | 显示全部楼层
过来看看
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kekeke 发表于 2011-7-6 16:27 | 显示全部楼层
:)
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hoohoo123 发表于 2011-7-6 18:51 | 显示全部楼层
还没有试过。。。。。过来看看。。。。。。。
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dolido 发表于 2011-7-7 11:23 | 显示全部楼层
我是真没试过
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dolido 发表于 2011-7-7 11:23 | 显示全部楼层
不好说呀
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kangkai1222 发表于 2011-7-7 11:59 | 显示全部楼层
研究下～坐等高手解释
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dan_xb 发表于 2011-7-7 12:18 | 显示全部楼层
这个，最好还是不要这样写吧，我觉得会有问题
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GoldSunMonkey 发表于 2011-7-9 18:49 | 显示全部楼层
我试了下，支持。
不过，还是不要这样写，这个根本不需要CASE语句～
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