verilog的case还支持这种语法么？

发表于 2011-6-24 23:44

always@(X or Y or Z)
begin
case (2'b11)
X: out = 3'b001;
Y: out = 3'b010;
Z: out = 3'b100;
default: out = 3'b000;
endcase
end
在水木上看到的，没试过。

发表于 2011-6-25 09:53

我也没试过研究下

发表于 2011-6-25 23:07

:(:$

发表于 2011-7-1 18:49

有空试试

发表于 2011-7-3 11:04

我对verilog只是看懂的水平，不敢妄表言论～

发表于 2011-7-3 21:16

case(2'b11)是什么意思呀？~~

发表于 2011-7-3 23:33

完全可以

发表于 2011-7-4 14:25

过来看看

发表于 2011-7-6 16:27

发表于 2011-7-6 18:51

还没有试过。。。。。过来看看。。。。。。。

发表于 2011-7-7 11:23

我是真没试过

发表于 2011-7-7 11:23

不好说呀

发表于 2011-7-7 11:59

研究下～坐等高手解释

发表于 2011-7-7 12:18

这个，最好还是不要这样写吧，我觉得会有问题

发表于 2011-7-9 18:49

我试了下，支持。
不过，还是不要这样写，这个根本不需要CASE语句～