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RTL中右移-1的语意是什么?

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楼主
AutoESL|  楼主 | 2011-6-27 18:00 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
RTL, HDL, verilog, VHDL, 电路
Verilog或者VHDL编码中, 对一个变量右移-1的语意是什么?

ISE会综合成什么样的电路呢?

有人知道吗?

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相关帖子
沙发
AutoESL|  楼主 | 2011-6-27 20:50 | 只看该作者
是左移1的意思吗？
ISE会如何理解这个操作呢？

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板凳
ssdw| | 2011-6-27 22:11 | 只看该作者
我不太清楚呀

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地板
ssdw| | 2011-6-27 22:11 | 只看该作者
帮楼主顶起来

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5楼
GoldSunMonkey| | 2011-6-28 16:45 | 只看该作者
移位就是寄存器啊～

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6楼
AutoESL|  楼主 | 2011-6-28 17:50 | 只看该作者
5# GoldSunMonkey

那右移 -1 表示什么呢？

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7楼
jennyzheng| | 2011-6-29 10:21 | 只看该作者
帮顶

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8楼
GoldSunMonkey| | 2011-6-29 11:54 | 只看该作者
6# AutoESL
我理解是一样的，和数字电路的那种是一样的：）

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9楼
AutoESL|  楼主 | 2011-6-29 12:31 | 只看该作者
8# GoldSunMonkey
数字电路那种是哪种?

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10楼
GoldSunMonkey| | 2011-6-29 13:05 | 只看该作者
9# AutoESL
我这怎么跟你说呢？一会我找找看看有没有图，给你贴一下：）

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11楼
anqier1| | 2011-6-29 13:07 | 只看该作者
我来学习的

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12楼
GoldSunMonkey| | 2011-6-29 13:34 | 只看该作者
看看：）不知道我理解你的问题对不对：）

VELO.jpg (22.03 KB )

VELO.jpg

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13楼
xwj| | 2011-6-29 13:42 | 只看该作者
这个。。。
还真没试过，建议LZ亲自试试:lol

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14楼
AutoESL|  楼主 | 2011-6-29 15:11 | 只看该作者
12# GoldSunMonkey
对不起,看来我没有说明白.
举个例子:
input[7:0]  a;
output[7:0] b;
always @ (posedge clk)
begin
    b <= a >> -1;   // 如果输入a为1, 那么输出b将是多少呢?
end

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15楼
AutoESL|  楼主 | 2011-6-29 17:14 | 只看该作者
13# xwj

试了.
代码模板基本上和14楼的差不多.
ISE综合结果是全都优化掉了.
Modelsim仿真结果一直为0.

位宽分别试了8, 64, 128, 结果都一样.

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16楼
AutoESL|  楼主 | 2011-6-29 17:30 | 只看该作者

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17楼
GoldSunMonkey| | 2011-6-30 20:36 | 只看该作者
我对Verilog 不熟，你找下这个函数，看看是不是这个参数不能为负数啊

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18楼
ertu| | 2011-7-1 13:24 | 只看该作者
我也不太熟呀

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19楼
dan_xb| | 2011-7-7 16:45 | 只看该作者
那个移位的值应该是常量，对于常量来讲，就是综合成D触发器串。
如果你这里是变量，看你用了什么其它的信号，可能综合成D触发器串+数据选择器

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