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大家遇到过这样的问题吗?(zz)

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楼主
AutoESL|  楼主 | 2011-7-1 12:33 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
Chip, ChipScope, Scope, ps, ip
当一个设计下到FPGA中去后发现功能不正确，代码好像也没有问题，于是插入chipscope看看，结果插了之后发现功能居然正确了（或至少有时正确），于是乎很不甘心，但是若将chipscope去掉怎么综合、P&R功能就是不对。大家遇到过吗？是由于约束做的不到位或ISE盲设置时P&R做的不够好造成的吗？

来自水木, 看到这个的时候想起自己以前也遇到过类似的情况.
很奇怪.

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沙发
GoldSunMonkey| | 2011-7-1 13:21 | 只看该作者
功能没错，肯定是线延时造成的
可后仿检查

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板凳
louis_liuzheng| | 2011-7-1 16:31 | 只看该作者
期待答案～～

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地板
钻研的鱼| | 2011-7-1 17:41 | 只看该作者
遇到过，有时很不稳定，一般是时序不满足要求，或者代码不完全是同步设计

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5楼
AutoESL|  楼主 | 2011-7-1 18:45 | 只看该作者
4# 钻研的鱼
按说加入chipscope之后资源占用的更多，更不容易满足时序吧？

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6楼
dolido| | 2011-7-2 10:07 | 只看该作者
过来学习的

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7楼
dolido| | 2011-7-2 10:07 | 只看该作者
:)

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8楼
钻研的鱼| | 2011-7-2 11:42 | 只看该作者
是的，一般常理，不稳定的设计，再加上chipscope，应该更不稳定，但又没有可能负负得正？:D
最根本的问题，还是查找自己的设计。

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9楼
明空| | 2011-7-3 00:25 | 只看该作者
是的，一般常理，不稳定的设计，再加上chipscope，应该更不稳定，但又没有可能负负得正？:D
最根本的问题，还是查找自己的设计。
钻研的鱼 发表于 2011-7-2 11:42
有可能的，有时候加上就好了

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10楼
figi| | 2011-7-3 11:04 | 只看该作者
我还真没遇到这样的问题

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11楼
GoldSunMonkey| | 2011-7-3 11:25 | 只看该作者
5# AutoESL 根本问题在于设计的问题，但是呢，还是有时候适当的改改东西也是可以解决的

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12楼
AutoESL|  楼主 | 2011-7-3 12:28 | 只看该作者
也许一切都是机缘巧合

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13楼
GoldSunMonkey| | 2011-7-3 12:54 | 只看该作者
:lol

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14楼
dolido| | 2011-7-4 14:31 | 只看该作者
设计有问题是嘛？

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15楼
dolido| | 2011-7-4 14:31 | 只看该作者
:)

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16楼
SuperX-man| | 2011-7-4 16:10 | 只看该作者
遇到这种情况,一定是设计上存在隐患.
需要仔细排查的

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17楼
ssdw| | 2011-7-6 21:04 | 只看该作者
超人说的对

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18楼
ssdw| | 2011-7-6 21:04 | 只看该作者
确实需要排查

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19楼
dan_xb| | 2011-7-7 12:19 | 只看该作者
你的约束不对，肯定还有没有约束到的地方

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20楼
wewo| | 2011-7-7 21:52 | 只看该作者
没有约束？

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