Xilinx V6/S6新特性（部分）

1万 · 2011-7-3 11:41

今天又翻了一下V6/S6的PPT,将V6里面的新特性记录下来(今天看到的,不是全部)

1. V6从总体上来看是V5产品系列的一个衍生,除了工艺升级到40nm,速度提高50MHz之外,产品体系上基本与V5类似;

2. V6的全局时钟及区域时钟架构与V5有较大变化,V6更加完善;

3. CC管脚上的时钟不仅可以输入到区域时钟,还可以直接驱动全局时钟,这个对于实际设计中有较大的便利性;在这一点上,V5使用较为不便;

4. 新增了Performance Path时钟通路,借此全局时钟可以直接驱动IO管脚;

5. V6里面的MMCM其实已经就是原来的PLL的改进版,同时删除了DCM模块,将此模块集成到PLL里面,为现在的混合模式时钟管理器(MMCM)。

6. 以前所认为的IO时钟优于区域时钟,区域时钟由于全局时钟的概念是错误的,在V6里面,IO时钟频率最高,可到900MHz,全局时钟其次,可到800MHz,而区域时钟最高只能到500MHz。

7. 每个时钟域里面有4组Performance Path时钟树,该部分电路由专门的电源调理电路供电,所以jitter较低,适合于驱动到芯片外,生成稳定的接口信号。在内部,Performance Path由MMCM直接驱动。

8. S6里面的时钟并没有V6的这些新特性,不过对于低端应用而言,应该也够用了。

9. V6里面的DSP48E新增了预加(Pre-Adder)功能,这样方便于实现对称滤波等运算,

10. V6里面的MAC不能叫做TEMAC了,应该叫QEMAC?因为又增加了2.5G的以太网模式,主要是针对当前的EPON应用。

11. V6里面的PCIE不仅支持端点模式,而且支持Root模式,只不过要实现完整的Root功能还需要软件(处理器)的介入,呵呵;