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HAORUIMIN|  楼主 | 2018-2-2 17:30 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
se, sd, vi, ST, driving
This design contains a global buffer instance,
   <pll_inst/clkout3_buf>, driving the net, <po_sdram_clk_OBUF>, that is driving
   the following (first 30) non-clock load pins off chip.
图中的错误怎么解决啊

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TIM图片20180202172403.png

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沙发
daba0uo| | 2018-3-5 10:52 | 只看该作者
FPGA BUFG的输出连到了非时钟管脚了，可以考虑加一个ODDR2模块或者在约束文件中加入PIN "pll_inst/clkout3_buf.O" CLOCK_DEDICATED_ROUTE = FALSE;

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