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来一个脉冲当十个脉冲用

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lizye|  楼主 | 2018-2-3 14:14 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
本人目前用XCLKIN外部时钟功能做脉冲的输入,我想实现的是来一个脉冲当十个脉冲用,并且这十个脉冲周期均分这一个脉冲,也就是所谓的倍频。一边的倍频是CPLD做,但若在输入前端加一个CPLD的话,那成本就增加了好多,求idea!

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沙发
heweibig| | 2018-2-3 14:16 | 只看该作者
实际上这就是5倍频。
2812PLL时钟是这么计算的:CLKIN=(OSCCLK * N)/2  ,其中OSCCLK为晶振30MHz,N为设定的倍频数。
所以你要设定N为5的话,最后系统时钟就是75MHz了

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zhaoxqi| | 2018-2-3 14:21 | 只看该作者

这个一般使用PLL做吧

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jiahy| | 2018-2-3 14:23 | 只看该作者
应该是使用锁相环技术做出来的  一般的响应不了这么快的速度

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xxmmi| | 2018-2-3 14:25 | 只看该作者

如果倍频后不超过DSP最大的工作频率的话,就可以设置寄存器进行配置。如果外部晶振是30M的话,对DSP2812来说,就不可能实现10倍频,10倍频后又要进行2分频。
SysCtrlRegs.PLLCR = 0xA;        ///0000 1010 CLKIN = (OSCCLK * 10.0)/2
SysCtrlRegs.HISPCP.all = 0x0001;    //1表示2的一次方   即高速时钟为:(OSCCLK*10)/2
SysCtrlRegs.LOSPCP.all = 0x0002;           //2表示2的二次方   即高速时钟为:(OSCCLK*10)/4
上面是进行配置的,被超过150M的话就随便配吧

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lizye|  楼主 | 2018-2-3 14:29 | 只看该作者
哦,明白了,多谢大家

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7
touser| | 2018-2-5 22:09 | 只看该作者
FPGA有倍频的。

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myiclife| | 2018-2-5 22:09 | 只看该作者
怎么不使用外部的晶振呢?

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uytyu| | 2018-2-5 22:11 | 只看该作者
只能通过PLL实现。

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iyoum| | 2018-2-5 22:11 | 只看该作者
不一定是倍频的。

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wwppd| | 2018-2-5 22:12 | 只看该作者
这个实现不了吧,10倍的太快了。

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touser| | 2018-2-5 22:12 | 只看该作者
PLL就可以实现。

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myiclife| | 2018-2-5 22:12 | 只看该作者
外部的晶振可以提供很大的频率。

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uytyu| | 2018-2-5 22:12 | 只看该作者
你需要多大的晶振?

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iyoum| | 2018-2-5 22:12 | 只看该作者
可以选择大晶振,然后分频。

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wwppd| | 2018-2-5 22:12 | 只看该作者
可以尝试FPGA的PLLIP核

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