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Xilinx v6系列dds IP核问题

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celesius|  楼主 | 2011-7-14 09:17 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
XILINX, DDS, ip核, 相位, 调试
初来乍到向各位请教一个问题：
最近我在用V6做edgeqam，其中要用8个dds合成ad9739的ddr数据。
目前在用dds输出单音信号进行调试，调试时发现一个问题---8个dds输出有时会不同步（一个sin是用8个dds输出拼凑而成，）。chipscope截图如附件 err_u4，其中可以看出u4的应“左移”一个clk周期后纵向来看相位才是连续的。且dds只有在改变“相位增量（phase Increment）”的情况下才会出现此类问题，我试验过"programmable"型和"streaming"型数据输入形式，都有这个问题，希望各位能帮忙分析下，谢谢:)

err_u4.JPG (84.53 KB )

err_u4.JPG

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沙发
GoldSunMonkey| | 2011-7-14 15:00 | 只看该作者
没用过，不敢妄论

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板凳
AutoESL| | 2011-7-14 20:47 | 只看该作者
不懂，帮顶

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地板
GoldSunMonkey| | 2011-7-14 21:30 | 只看该作者
;P我都顶过了

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5楼
celesius|  楼主 | 2011-7-15 09:28 | 只看该作者
谢谢各位的帮忙，我再简化点说：
就是想让8个dds同时输出，我的clk和数据信号都建立好了，然后吧rst信号从逻辑高置为逻辑低，dds开始工作，但是发现8个dds有一定几率不同时工作....这个问题可能出在哪里了呢？

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6楼
celesius|  楼主 | 2011-7-15 09:29 | 只看该作者
rst是dds的 rst管脚

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7楼
AutoESL| | 2011-7-15 15:26 | 只看该作者
谢谢各位的帮忙，我再简化点说：
就是想让8个dds同时输出，我的clk和数据信号都建立好了，然后吧rst信号从逻辑高置为逻辑低，dds开始工作，但是发现8个dds有一定几率不同时工作....这个问题可能出在哪里了呢？ ...
celesius 发表于 2011-7-15 09:28


听说去好像不难哦,就是8个相同的东西同时工作嘛.
不过我没用过这个IP,不敢妄言.

可以试试2个dds,看能不能同时工作.

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8楼
lolp| | 2011-7-15 21:31 | 只看该作者
:lol

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9楼
GoldSunMonkey| | 2011-7-15 21:35 | 只看该作者
7# AutoESL
一直慢慢调调，如AutoESL所说的这样

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