关于N76E003 的IO口开漏问题。

发表于 2018-3-8 14:32

最近发现IO开漏接的上拉会被IO又拉低。怎么会这么惨。是这个芯片本身的问题吗？

现象描述： MCU电压3V，VCC电压4V。 VCC通过4.7K电阻接入IO口，IO口设置开漏。输出1 （非0即1），此时IO口电压3.45V左右，输出0，电压0V正常。开漏端口不彻底？造成的影响是，控制PMOS时，有0.5V压差，造成无法关断。请指教。

发表于 2018-3-8 14:40

开漏和推挽区别在于: 开漏:输出端相当于三极管的集电极,要得到高电平状态需要上拉电阻才行。适合于做电流型的驱动,其吸收电流的能力相对强(一般20ma

发表于 2018-3-8 14:41

推挽输出：可以输出高，低电平，连接数字器件。
开漏电路就是指以MOS FET的漏极为输出的电路。一般的用法是会在漏极外部的电路添加上拉电阻。完整的开漏电路应该由开漏器件和开漏上拉电阻组成。
推挽结构一般是指两个三极管分别受两互补信号的控制，总是在一个三极管导通的时候另一个截止

发表于 2018-3-8 14:51

HC89S003F4 支持外部晶振需要的联系我 QQ1449251178

发表于 2018-3-8 17:04

MCU控制正常啊，MCU IO口输出高电平的电压就是VDD。搞不明白为什么MCU 供电电压VDD 不用4V

发表于 2018-3-8 22:35

电路问题吧，估计不应该这么用。

发表于 2018-3-9 08:49

开漏模式开漏输出配置关闭所有内部上拉，当端口锁定为逻辑0时，仅打开驱动端口的下拉晶体管。当端口锁存为逻辑1时，它就和输入模式一样。通常用于I2C输出线上，开漏引脚需要加一个外部上拉电阻，典型连一个电阻到VDD。用户需要注意的是，开漏模式输出逻辑1的时候，应该由外部设备或电阻提供一个确定的电平。悬浮的引脚在掉电状态下会引起漏电。
QQ截图20180309084932.png

发表于 2018-3-9 12:58

试试把IO跟后面的电路割开看看，保留外部上拉，确定是不是芯片IO造成的

[技术问答] 关于N76E003 的IO口开漏问题。

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