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[FPGA] ISE+modelsim仿真问题

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 楼主| xiaogougou 发表于 2018-3-13 09:19 | 显示全部楼层 |阅读模式
modelsim, 仿真, se, ip核, locked
在做了个最简单的IP核仿真时出现了个问题，locked输出管脚在时钟正常输出时还一直为不定状态，不知道为什么，请高手指教下
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