FIFO的方式与外部FPGA进行通信

1万 · 2018-3-16 17:05

我用68013通过FIFO的方式与外部FPGA进行通信,采用通道2, 因FPGAP 这边读FIFO是被控制的, 并不是FIFO有数据就一直会读, 测试时发现,当FIFO有数据时,FPGA马上去取数据就,能正常读出数据,当FIFO存入数据后,FPGA因其它的原因等待一段时间去读FIFO时, 读出的数据串少了前半部分,后半部分也少了

1万 · 2018-3-16 17:08

当上位机再发一次数据到FIFO时呢

1万 · 2018-3-16 17:12

FPGA马上读出时, 前一个数据包的后半部分读出来了,再加上新的数据包的前半部分也读出来, 后面发数据包就是重复的这样

1万 · 2018-3-16 17:14

看看你的读信号使能SLOE和SLRD的控制对不对

1万 · 2018-3-16 17:17

还有就是把EP2设成4缓冲, 当向USB-FIFO写入两个数据包的数据后,再启动FPGA去读时, 这时读出的数据全是零

2万 · 2018-3-16 17:20

读写FIFO的时序有问题

1万 · 2018-3-16 17:23

但我设为FIFO有数据FPGA立刻去读时,能正常读出数据

1万 · 2018-3-16 17:27

楼主详细说说怎么回事啊，这么说太笼统了

1万 · 2018-3-16 17:31

建议用示波器查看一下相关引脚的时序，多半是你的控制逻辑出了问题。

1万 · 2018-3-16 17:34

结贴了，多谢大家讨论这么多哈，呵呵