发新帖我要提问
返回列表
打印

FPGA时钟线上可以加0欧电阻吗

[复制链接]
1271|2
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
我看看|  楼主 | 2018-3-17 16:30 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, 时钟, 电阻, CY7C68013, IO
本帖最后由 我看看 于 2018-3-17 16:33 编辑

做一个实验用的板子，实验需要切换cy7c68013A的ifclk到FPGA的专用时钟管脚或者通用IO，cy7c68013A的ifclk输出的是48M的时钟，打算用0欧电阻当跳线用，连接专用时钟管脚或者通用IO，不知道0欧电阻会对48M时钟信号产生影响不？

使用特权

评论回复 赏

相关下载

相关帖子
沙发
xuyaqi| | 2018-3-17 16:50 | 只看该作者
ifclk上可以接0欧电阻，不会影响48M时钟信号。

使用特权

评论回复 赏
板凳
619888476| | 2018-3-17 19:13 | 只看该作者
不会影响，频率不高

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

我看看

19

主题

35

帖子

2

粉丝