如何保证一上电各个引脚就是高电平

发表于 2018-4-12 17:15

如何保证一上电各个引脚就是高电平

发表于 2018-4-12 17:18

在main函数执行之前？

发表于 2018-4-12 17:24

是的

发表于 2018-4-12 17:27

初始化时用程序写进去，强制拉高！

发表于 2018-4-12 17:29

设置

发表于 2018-4-12 17:35

上电后在运行main前，端口是输入的配置，运行main（在程序配置运行后）后，端口为输出的配置。

发表于 2018-4-13 09:29

哦，直接在配置里把端口设为输出有什么区别

发表于 2018-4-13 09:35

哦，直接在配置里把端口设为输出有什么区别

发表于 2018-4-13 09:39

一直是输出的配置。

发表于 2018-4-13 09:44

首先要设置IFCONFIG[1..0]为00使I/O工作在Port模式，10是GPIF模式，11是SlaveFIFO模式
同时EPxFIFOCFG.0 (wordwide) bits设为0，Prot D为GPIO状态，若为1就是Port D为FD [15:8].

发表于 2018-4-13 09:50

是这样的，程序中需要根据调速把在一个端口输出不同占空比的pwm波形，如果我在配置中就配置为输入，程序中改输出，那么出来的波形正常。

发表于 2018-4-13 09:53

如果我直接在配置中就配置为输出，观察波形时，就有毛刺信号

发表于 2018-4-13 09:56

过一会儿就会有一个？

发表于 2018-4-13 10:12

嗯，不拧调速把时就有。对于这个不太理解为什么。

发表于 2018-4-13 10:15

管脚外部加上拉电阻，

发表于 2018-4-13 10:22

我觉得楼主可以用示波器看一下片子上电时 VDDA 和 VDDD的波形。

发表于 2018-4-13 10:25

嗯，如果 VDDA滞后 VDDD 那么 IO口在上电时会有毛刺出现。

发表于 2018-4-13 10:30

对，如果VDDA的上电时序早于VDDD或者相同， IO 设置成 Pull-up resister 模式应该就能保证一上电IO输出就为高。

发表于 2018-4-13 10:36

哦，那我就知道怎么回事了，多谢大家，结贴了哈