请教关于FPGA做DDR2的控制器问题

发表于 2011-7-21 21:27

最近要用FPGA做DDR2的控制器，FPGA选用XC3S2000-5FG676，DDR2选用MT47V64M16HG-3E，核控制器选用ISE10.1的MIG2.1生成。
原来是用XC3S2000-5FG676做DDR1的控制器，现在考虑在成本不变的情况下，稍微升级一下。
问题是Spartan3系列的FPGA端口数据速率大约在200M~300M，而DDR2的数据率一般都是666M（时钟333M）的。
请教，这样的设计可以吗？貌似MIG可以生成时钟133M的DDR2控制器核，就是不知道DDR2能不能跑这么低的数据率？貌似DDR2的数据率有下限要求的。
PS：V5、V6、S6都被领导否了，只考虑S3的情况。

发表于 2011-7-21 22:35

帮顶

发表于 2011-7-21 22:41

发表于 2011-7-22 13:00

:PDDR2的下限时钟速度一般根据内存条而有所不同，因为DDR2内存只保证标准的频率。我这里有些参考数据，是自己在V5上实测过的，测试的内存条是金士顿的2G内存条，测试了20+个，最低支持数据时钟为40-45MHZ之间，再低的话，DDR2内存条就不支持了。希望对你有用哈

发表于 2011-7-22 13:06

悲剧，上不了本地图片啊:L
DDR2有400，533,667,800,1066四个主流速度啊

发表于 2011-7-22 13:14

为啥要否S6呢，S6做DDR有优势滴

发表于 2011-7-22 21:04

四楼的，DDR2的时钟最低是40~50MHz？这么低？我看MIG上最低的时钟好像是125MHz，数据率最低是250MHz呢，会不会内存条和普通DDR2芯片略有不同？那我用133MHz的时钟应该没问题吧？
五楼的，我是说用667跑266的速度会不会有问题啊？

发表于 2011-7-22 22:19

;P应该：）

请教关于FPGA做DDR2的控制器问题

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