分频器仿真结果不对

1万 · 2018-4-18 09:02

我想仿真一个分频系数是12的分频器。
代码如下：
module div12(fm,clk);
output fm;
input clk;
reg fm;
reg[2:0] cnt=3'b000;
always @(posedge clk)
begin
if(cnt==3'b101)
begin fm <= ~fm;cnt<=0;end
else
begin cnt<=cnt+1;end
end
endmodule

testbench文件为：
`timescale 1ns/1ns
module div12_testbench;
wire fm=0;
reg clk=0;
div12 div12(fm,clk);
always
#10 clk=~clk;
endmodule

仿真结果：

fm一直是一条红线。请问高手，怎么回事？如何解决？谢谢！