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[Verilog HDL]

请问一下generate的用法

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Echo000|  楼主 | 2018-4-27 22:49 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
gaochy1126| | 2018-4-29 19:47 | 只看该作者
1.generate语法
  • 定义genvar,作为generate种的循环变量。
  • generate语句中定义的for语句,必须要有begin,为后续增加标签做准备。
  • begin必须要有名称,也就是必须要有标签,因为标签会作为generate循环的实例名称。
  • 可以使用在generate语句中的类型主要有:
    • ü  module(模块)
    • ü  UDP(用户自定义原语)
    • ü  门级原语
    • ü  连续赋值语句
    • ü  initial或always语句
  • 基本结构如下:
genvar 循环变量名;
generate
    // generate循环语句
    // generate 条件语句
    // generate 分支语句
    // 嵌套的generate语句
endgenerate
    下面将就generate常用的几种情况举例说明。
2. generate-loop循环语句
3.generate-conditional条件语句
    generate允许对语句进行条件选择,即将条件选择加入到generate中的for循环中,只例化条件成立时对应的语句或者module。
4.generate-case分支语句
    generate-case分支语句与generate-条件语句类似,只不过将原来的分支语句换做了case语句。

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gaochy1126| | 2018-4-29 19:48 | 只看该作者
这个还真是没有用过generate

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地板
gaochy1126| | 2018-4-29 19:49 | 只看该作者

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Echo000|  楼主 | 2018-5-4 19:25 | 只看该作者
gaochy1126 发表于 2018-4-29 19:49
https://wenku.baidu.com/view/09e811ce0d22590102020740be1e650e52eacfa7.html   看看这个内容

谢谢大佬

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gaochy1126| | 2018-5-4 21:42 | 只看该作者

不客气,有什么问题多多交流,看你发了这个,我也开始研究一下

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