FPGA能进行vhdl和verilog混合开发吗?

发表于 2011-7-26 13:41

本帖最后由 AutoESL 于 2011-9-30 15:34 编辑

vhdl调用verilog的module
或者verilog调用vhdl

仿真验证的话应该有工具支持这样做.
不知道ISE支不支持这样用?

AutoESL · 发表于 2011-7-26 15:52

1# AutoESL
这个是可以的
现在绝大多数的FPGA的综合工具都允许创建一个包含VHDL和Verilog文件的工程。
VHDL设计可以例化一个verilog模块，verilog设计可以例化一个vhdl实体。
在工程中要注意大小写和允许使用的数据类型。

发表于 2011-7-26 16:27

太感谢了,那如何用呢?比如在vhdl里面用一个verilog module?

发表于 2011-7-28 15:16

:lol

发表于 2011-8-9 20:04

长见识了

发表于 2011-8-9 22:10

VHDL文件里不可以建立verilog语言

可以另外建立.v文件，封装后放在原理图中就可以应用了

发表于 2011-10-24 12:40

学习了。。。

发表于 2011-10-24 12:42

发表于 2011-10-24 12:48

就是说vhdl和verilog可以互相为顶层或者底层？

发表于 2011-10-24 12:49

就是说vhdl和verilog可以互相为顶层或者底层？
jakfens 发表于 2011-10-24 12:48

是滴～

发表于 2011-10-24 13:07

现在版本下,这个已经不是问题了

发表于 2011-10-24 13:12

发表于 2011-10-24 13:40

现在版本下,这个已经不是问题了
SuperX-man 发表于 2011-10-24 13:07

马上13.3了，期待。

发表于 2011-10-24 14:36

:lol

发表于 2011-10-24 16:42

更期待13.4

发表于 2011-10-24 17:13

期待14.1 没有ISE的版本:lol

发表于 2011-10-24 17:27

发表于 2011-10-24 17:53

发表于 2011-10-24 17:53

期待14.1 没有ISE的版本:lol
jakfens 发表于 2011-10-24 17:13

;P