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FPGA能进行vhdl和verilog混合开发吗?

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AutoESL|  楼主 | 2011-7-26 13:41 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, verilog, VHDL, module, 仿真
本帖最后由 AutoESL 于 2011-9-30 15:34 编辑

vhdl调用verilog的module
或者verilog调用vhdl

仿真验证的话应该有工具支持这样做.
不知道ISE支不支持这样用?

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沙发
墨攻1991| | 2011-7-26 15:52 | 只看该作者
1# AutoESL
这个是可以的
现在绝大多数的FPGA的综合工具都允许创建一个包含VHDL和Verilog文件的工程。
VHDL设计可以例化一个verilog模块，verilog设计可以例化一个vhdl实体。
在工程中要注意大小写和允许使用的数据类型。

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AutoESL|  楼主 | 2011-7-26 16:27 | 只看该作者
太感谢了,那如何用呢?比如在vhdl里面用一个verilog module?

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地板
AutoESL|  楼主 | 2011-7-28 15:16 | 只看该作者
:lol

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5楼
xiamingmin163| | 2011-8-9 20:04 | 只看该作者
长见识了

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6楼
rockzone| | 2011-8-9 22:10 | 只看该作者
VHDL文件里不可以建立verilog语言

可以另外建立.v文件，封装后放在原理图中就可以应用了

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7楼
ssrfwcl| | 2011-10-24 12:40 | 只看该作者
学习了。。。

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8楼
GoldSunMonkey| | 2011-10-24 12:42 | 只看该作者
:L

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9楼
jakfens| | 2011-10-24 12:48 | 只看该作者
就是说vhdl和verilog可以互相为顶层或者底层？

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10楼
GoldSunMonkey| | 2011-10-24 12:49 | 只看该作者
就是说vhdl和verilog可以互相为顶层或者底层？
jakfens 发表于 2011-10-24 12:48

是滴～

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11楼
SuperX-man| | 2011-10-24 13:07 | 只看该作者
现在版本下,这个已经不是问题了

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12楼
AutoESL|  楼主 | 2011-10-24 13:12 | 只看该作者
:D

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13楼
GoldSunMonkey| | 2011-10-24 13:40 | 只看该作者
现在版本下,这个已经不是问题了
SuperX-man 发表于 2011-10-24 13:07

马上13.3了，期待。

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14楼
jakfens| | 2011-10-24 14:36 | 只看该作者
:lol

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15楼
AutoESL|  楼主 | 2011-10-24 16:42 | 只看该作者
更期待13.4

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16楼
jakfens| | 2011-10-24 17:13 | 只看该作者
期待14.1 没有ISE的版本:lol

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17楼
AutoESL|  楼主 | 2011-10-24 17:27 | 只看该作者
:D

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18楼
GoldSunMonkey| | 2011-10-24 17:53 | 只看该作者
:L

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19楼
GoldSunMonkey| | 2011-10-24 17:53 | 只看该作者
期待14.1 没有ISE的版本:lol
jakfens 发表于 2011-10-24 17:13

;P

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