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使用FPGA，关于时钟IOB的位置如何更好解决？

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叶繁终唯枯|  楼主 | 2011-7-27 17:11 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
IO, FPGA, 时钟, ck, TE
我在使用FPGA时，使用了某个普通的管脚来作为差分时钟的输入管脚（在硬件设计时没有使用专用的时钟管脚），在实现时它显示的错误为 A clock IOB clock component is not placed at an optimal
   clock IOB site.我在约束文件中加入CLOCK_DEDICATED_ROUTE = FALSE后，实现可以通过，可是实现的警告说不推荐这么的使用，其实序结果会较差。请问有什么好办法可以解决这个问题呢？多谢啦

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沙发
SuperX-man| | 2011-7-27 17:24 | 只看该作者
肯定是不推荐这么使用的.
但是你硬件定死了话,就只能加约束来忽略了

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板凳
GoldSunMonkey| | 2011-7-27 21:02 | 只看该作者
你那种设置只是说有错误忽略，
并不是说你的错误改正了。

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地板
AutoESL| | 2011-7-28 10:17 | 只看该作者
来学习一下

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5楼
钻研的鱼| | 2011-7-28 12:56 | 只看该作者
连接到bufg上，再试试

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6楼
dan_xb| | 2011-7-28 14:27 | 只看该作者
一般这样的问题是不会影响到时序的吧？
除非，你用的是源同步并把时钟接错了，或者你用的系统同步。
芯片里面的时序和这个没关系。

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