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新手求助，ISE里到底怎样才能使用IP？

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楼主
ccmicky|  楼主 | 2011-7-28 16:40 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
se, ip, ip核, verilog, verilo
本帖最后由 ccmicky 于 2011-7-28 16:45 编辑

我是新手，先新建工程，添加文件，选择IP型文件，然后设置IP,完了 生成IP，生成的IP再自动保存为.XCO文件，然后接下来该怎么使用这个配置好的IP呢，是再新建一个Verilog文件，在里面调用这个IP核吗，那么该怎么调用啊，求指导，谢谢！

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沙发
jennyzheng| | 2011-7-29 10:09 | 只看该作者
配置好的Ip核用 View HDL Instantiation Template选项生成信息  把component declaration和component instantiation部分Copy出来添加到你设计的顶层文件中 把port map中的口连到你程序设计的相应的信号就可以了

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SuperX-man| | 2011-7-29 10:25 | 只看该作者
LS 正解.
补充一下就是LS说的component declaration和component instantiation部分是VHDL语言模式下生成的模板.
如果是Verilog的话,把INSTANTIATION Template下的模板复制到你的verilog文件中,再对模板中的引脚做修改即可
另外, View HDL Instantiation Template选项,是当你在ISE中点中你刚生成的IP核,再下方的Design窗口中展开Core Generator就可以看见了

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地板
kangkai1222| | 2011-7-29 10:34 | 只看该作者
有解。。:lol:lol

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5楼
AutoESL| | 2011-7-29 12:49 | 只看该作者
:D

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6楼
davines| | 2011-9-14 18:46 | 只看该作者
谢谢。留印备用。

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7楼
GoldSunMonkey| | 2011-9-14 20:50 | 只看该作者
其实这个一还是比较简单的，像Xman说的好好摸一下即可。

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8楼
bairan168| | 2011-9-15 17:22 | 只看该作者
我得好好摸一摸了。;P

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