打印
[FPGA]

关于wishbone总线接入CPU的问题

[复制链接]
910|1
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
吾要单片机|  楼主 | 2018-6-10 17:41 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
各位朋友,这个问题困扰我很久了,我发现使用wishbone接入CPU后,CPU取指令和访问RAM时比直接连接ROM/RAM的方式多用1个时钟周期,其原因是wishbone总线需要用寄存器锁定地址线后才输出到从设备,为什么wishbone必须要寄存器锁地址值,不用寄存器锁行不行?通过开关直通输出不是更快、更简单、更直接吗?

相关帖子

沙发
吾要单片机|  楼主 | 2018-6-12 15:37 | 只看该作者
问题已解决

使用特权

评论回复
发新帖 我要提问
您需要登录后才可以回帖 登录 | 注册

本版积分规则

52

主题

441

帖子

7

粉丝