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[Actel FPGA] verilog 串口

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 楼主| wenxiaoyan912 发表于 2011-8-2 16:23 | 显示全部楼层 |阅读模式
verilog, 串口, PC机, 数据源, verilog程序
求verilog程序：如果有已知的数据源，怎么通过串口源源不断的向pc机发送数据，直到最后一个数据的时候停止？
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加班加点 发表于 2011-8-2 18:46 | 显示全部楼层
还是把串口的协议先实现了吧
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加班加点 发表于 2011-8-3 19:04 | 显示全部楼层
楼主的程序实现了吗
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teet 发表于 2011-8-6 09:37 | 显示全部楼层
可以实现吗？
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teet 发表于 2011-8-6 09:37 | 显示全部楼层
不知解决没有呀
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diny 发表于 2011-9-14 17:46 | 显示全部楼层
:L
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linas 发表于 2011-9-27 12:33 | 显示全部楼层
怎么解决啊？
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3B1105 发表于 2011-9-27 23:37 | 显示全部楼层
不懂帮顶
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gxy198715a 发表于 2011-9-28 09:10 | 显示全部楼层
串口可以一直发数据，最后发停止位吗？串口的协议不是每次只能发8位数据吗？为了防止累积误差，必须每段数据都有起始和停止位吗？一直发数据，不知道怎么用verilog实现。帮顶！
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