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signaltap II综合assign语句的问题

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平漂流|  楼主 | 2018-8-10 14:53 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
SignalTAP, API, pi, SignalTapII, 晶振时钟
直接将输入到FPGA的晶振时钟信号clk,利用语句assign clk_out = clk将其输出给其他的IC使用，在用signaltap II仿真的时候，看不到clk_out的波形(一直为低电平)。请问一下，这是什么原因？

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feihufuture| | 2018-8-10 16:49 | 只看该作者

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ww212121| | 2018-8-13 16:30 | 只看该作者
支持下

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平漂流|  楼主 | 2018-8-13 23:22 | 只看该作者
ww212121 发表于 2018-8-13 16:30
支持下

别人都说那是因为这两个时钟是一样的，自己没法监测自己。

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