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如何将自己写的VHDL/verilog模块封装成IP核?

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楼主
heitai|  楼主 | 2011-8-9 18:57 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
封装, ip核, verilog, VHDL, App
看到之前的一个帖子，“把综合选项里的“Add I/O Buffers”去掉，综合，生成的ngc网表再加上你自己做的一个wrapper文件（就是只有端口列表的.v或者.vhd文件）”，不明白的是wrapper文件的格式是什么，哪位大侠给个例子看看，谢谢！

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沙发
SuperX-man| | 2011-8-10 11:03 | 只看该作者
就是把你综合网表时候的顶层文件加以修改就行了.
VHDL的话就是留下entity和一个空的architecture.
Verilog就是留下port.
然后把这个文件和综合出来的NGC文件放在同一目录下就行了.

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板凳
AutoESL| | 2011-8-10 15:53 | 只看该作者
本版有这个问题,可以往前翻翻看

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地板
SuperX-man| | 2011-8-10 16:48 | 只看该作者
之前的问题,最后回复就是LZ贴出来的那个,我想LZ应该是想知道怎么写,所以才发了这个问题.

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5楼
heitai|  楼主 | 2011-8-10 17:43 | 只看该作者
就是把你综合网表时候的顶层文件加以修改就行了.
VHDL的话就是留下entity和一个空的architecture.
Verilog就是留下port.
然后把这个文件和综合出来的NGC文件放在同一目录下就行了. ...
SuperX-man 发表于 2011-8-10 11:03

依照操作，编译、执行都能通过，可是仿真没有结果？

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