Verilog的for循环的相关问题

发表于 2018-8-22 13:20

在书上看到，“for循环更多的表示为根据循环次数来复制一个电路”。那么我现在有一个问题，for循环的次数是一个input型的参数(位宽已知,具体是多少是由输入决定的)。这样可以被综合吗？

发表于 2018-8-23 11:06

可以，但要小心产生锁存器

发表于 2018-8-23 14:20

xyl8779544 发表于 2018-8-23 11:06
可以，但要小心产生锁存器

今天直接写模块代码，仿真的时候，发现for循环的次数必须为固定值。否则会出错。然后我就按照已知位宽的最大值来设置循环次数。

发表于 2018-11-24 18:50

听说这个比较占用资源

[Quartus] Verilog的for循环的相关问题