发新帖我要提问
返回列表
打印

有关100M系统时钟下赋值时序出错的问题

[复制链接]
650|0
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
taoqingg|  楼主 | 2018-8-23 11:51 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
系统时钟, 时序, ADDR, AD, DDR
本帖最后由 taoqingg 于 2018-8-23 11:54 编辑

语句是 assign SRAM_ADDR = oe ? iWR_ADDR : mADDR;
在下图1和图2的波形中，oe信号一直是高电平，也就是说输出端口SRAM_ADDR的数值会等于输入端口iWR_ADDR的地址，可是通过signal tapⅡ查看波形，并不是如此， SRAM_ADDR和iWR_ADDR都是20位的地址线，出现个别bit传输数据延迟（蓝色线地方），导致数据出错。刚学FPGA，不知这个是否就是时序的问题呢，请高人指点解惑？

图片2.png (162.07 KB )

图片2.png

图片1.png (10.92 KB )

图片1.png

使用特权

评论回复 赏

相关下载

相关帖子

返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

taoqingg

1

主题

1

帖子

0

粉丝