大家好：
看了DDR3的规范，对其中的一些参数不太懂，主要有以下两点：
第一点，在JESD79-3E规范里面有如图一所示的定义，即VIH.CA(AC125)，VIH.CA(AC135)，VIH.CA(AC150)，VIH.CA(AC175)以及VIL.CA(AC125)，VIL.CA(AC135)，VIL.CA(AC150)和VIL.CA(AC175)，对这些参数的由来不太清楚，而规范中提到了：VIH(ac) is used as a simplified symbol for VIH.CA(AC175), VIH.CA(AC150),VIH.CA(AC135), andVIH.CA(AC125); VIH.CA(AC175) value is used when Vref + 0.175V is referenced, VIH.CA(AC150) value is used when Vref + 0.150V is referenced, VIH.CA(AC135) value is used when Vref + 0.135V is referenced, and VIH.CA(AC125) value is used when Vref + 0.125V is referenced。
尤其对黄色字体的解释理解是不是 当 “选取的参考电压” 等于Vref+0.175时，则VIH.CA的范围值就规定为Vref+0.175到某一个最大值，当 “选取的参考电压” 等于Vref+0.135时，则VIH.CA的范围值就规定为Vref+0.135到某一个最大值，即这个“选取的参考电压”对于某一片DDR3来说难道不是固定的，而是可以人为的去选取设定大小吗？？还是指Vref(t)超过了Vref标准值(0.75V)的0.175或者0.135等，才认定VIH.CA的范围值就规定为Vref+0.175或Vref+0.135等呢？？又或者是可以通过DDR3芯片寄存器参数去设定这个值呢？？ 第二点，如图二所示，规范里面提到了在CL = 6，CWL = 5(以DRR3-1600H为例)与 CL = 6，CWL = 6的两种情况下tck(AVG)分别属于[2.5,3.3](ns)和[1.875,2.5)(ns)的两个范围，按笔者的理解：这两个CL 和 CWL参数貌似是可以分别设置的？？是不是表示通过设置这两个参数就可以更改DDR3的时钟周期？？？ 如果可以更改的话，笔者的问题又来了：为什么之前问FPGA同事时，他们说这个FPGA6(Spartan系列)对外接DDR3的接口无法更改DDR3的时钟周期呢？？ 难道FPGA6对外接DDR3的模块式固化的而不能更改？？
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