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[FPGA] 提高时钟频率后需要对设计做哪些改动？

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 楼主| 我看看 发表于 2018-9-16 20:10 | 显示全部楼层 |阅读模式
时钟, 时钟频率, FPGA, PGA
FPGA的时钟频率提高后，会对资源占用有影响吗？提高时钟频率后，需要对设计做出哪些改动？
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zhangmangui 发表于 2018-9-16 20:39 | 显示全部楼层
只需对时钟约束一下就可以了吧      其他的交给编译器了
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