电路设计的疑问

登录 · 发表于 2018-10-23 21:01

本帖最后由 Rospiers 于 2018-10-23 21:26 编辑

这个电路里为什么加两个2.7K的电阻，一直会产生功率浪费？它是哪个元件的泄放电阻吗？还是为了保证什么器件最小工作电流设置的？

发表于 2018-10-23 21:27

会不会是Q2关断提供电流回路用

发表于 2018-10-23 21:38

Q1关闭时，电容对电阻放电？

发表于 2018-10-23 21:58

这个电源省略一部分，24V电源经还会转换为5V 3.3V给系统供电，实际测试了一下，断电后，有2.7k电阻和无2.7K电阻，电容放电的速度差不多。

发表于 2018-10-23 22:24

控制电容放电速度和放电电流大小的，防止直接放电对电容造成冲击

发表于 2018-10-23 22:36

给Q1的S提供一个参考电位。不过这个电路设计的有不合理吧，Q1为NMOS的话，那么Vgs>Vth，假设Q2导通，那么Q1的G级电压得>24V

发表于 2018-10-24 07:08

嗯, 感觉是 C1~C4 的放电电阻

发表于 2018-10-26 09:18

同意楼上的，应该是放电电阻。

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