频率合成器的高性能架构实现技术

只看该作者 · 2018-11-20 13:37

频率合成器的高性能架构实现技术

要满足苛刻的频率合成器要求，通常需要做到一定程度的设计灵活性。基本的锁相环（PLL）频率合成器能以低成本、高空间效率、低功耗封装提供合理的频谱纯度和频率捷变，因此它在射频（RF）系统核心位置发挥作用已经有段时间了。但是，在要求快速切换速度、低相位噪声或低杂散信号电平的场合，有必要使用更为复杂的架构。通过正确的设计方法，结合使用现代低成本高集成度的PLL和直接数字合成器（DDS）集成电路（IC）可以极大地促进高性能架构的实现。

大部分高频系统都使用传统的基于整数分频器的设计（图1）或基于分数N分频器的设计。不管是使用哪种设计，联合使用单个通用频率合成器IC和一个外部压控振荡器（VCO）通常都可以实现要求的功能。VCO功能可以用IC、模块或分立元件解决方案甚至在合成器芯片内部实现，具体取决于所要求的频率范围、相位噪声性能以及空间、成本和功耗约束条件。最终设计通常以制造商的应用笔记为基础，并且一般可以使用可下载的应用程序完成合成器的寄存器加载和相位检测器增益的设置等功能。

图1：像这种基于整数分频器的频率合成器对许多应用来说都非常有用。

不过，对于要求非常高的某些应用来说，基本架构的性能也许远远满足不了要求，特别是在相位噪声、杂散信号电平以及频率切换速度方面。多普勒雷达系统中使用的频率合成器以及工作在微波频率、使用快速频率切换和/或高阶调制方案的通信系统就是这种应用的很好例子。

举例来说，如果一个应用要求整数PLL合成器有高的输出频率、相对小的调谐步长（这意味着高的分频比），这将导致环路带宽内产生很高的相位本底噪声［因为相对于输出的相位检测器噪声将增加20log（N）］。比如在5GHz输出频率和100kHz信道间隔情况下所需的分频比是50000，这将导致94dB环路带宽内的本底噪声超过相位检测器的噪声（在1Hz带宽内的典型值约为-75dBc）。典型的小数N频率合成器IC在1Hz带宽的噪声指标可以达到-85dBc左右。

虽然直接模拟频率合成器（一般由开关可选的倍频器、混频器和滤波器组成）在切换速度和相位噪声方面可能比较优秀，但它们的实现通常太过复杂，特别是当要求很好的杂散信号性能时。数字直接合成器（DDS）可以提供精细的调谐步长、快速频率切换速度和良好的相位噪声，但不采用额外倍频器的话，无法直接提供微波频率输出。虽然不是专门用于这样的设计，但为更常见应用开发的PLL和DDS类型器件通常可以用作更为复杂、更高性能架构中的构建模块。图2显示了一个基于PLL的架构例子，这种架构完全可以用来提高相位噪声性能。在这个例子中，VCO输出在连接到频率合成器IC输入之前先下变频到一个低得多的频率。这样需要的分频比就降低了，从而减少了来自相位检测器的噪声贡献。对于图示所示例子来说，分频比将从50000降低到2000，环路带宽内的相位本底噪声极限将改善28dB到-103dBc。如果是宽带应用，可以采用多级下变频电路，本振（LO）频率则通过开关选择以保持较低的N值。