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[FPGA]

保持时间与建立时间

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平漂流|  楼主 | 2018-11-29 00:18 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
沙发
SeanZhu| | 2018-11-29 08:24 | 只看该作者
时钟爬升时间为时钟高电平的10%-90%时间,你图中所示的虚线,一般在定义建立和保持时间时,将其看成一个时刻,当定时时钟歪斜时,才将其细化从10%-90%,
当时钟爬升时间与时钟周期不可比时(例如爬升时间/时钟周期<10%),则分析数据建立和保持时间时可以忽略时钟的爬升时间

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