顶层模块干嘛了？

只看该作者 · 2011-8-24 10:20

ERROR: The Top module has not been specified. This can happen if no sources have been added to the project,
or if you are using Manual Compile Order mode and have not entered the name of the top module in the Top Module field
这是啥错误？.

只看该作者 · 2011-8-24 10:38

说的很清楚啊

只看该作者 · 2011-8-24 10:39

1. no sources have been added to the project

2. have not entered the name of the top module in the Top Module field

估计不是第一条, 那就检查一下第二条呢?

只看该作者 · 2011-8-24 10:43

呃可能不小心把testbench拿去综合了 3# AutoESL

只看该作者 · 2011-8-24 10:47

:D 4# jakfens

只看该作者 · 2011-8-24 11:08

这样怎么综合？？ 5# AutoESL

只看该作者 · 2011-8-24 21:22

本帖最后由 avonhu 于 2011-8-24 21:24 编辑

6# jakfens
果然真的没有Top Module!!!
至于哪个是Top Module，那要看你具体项目了！这些源文件中哪个是顶层文件？或者如果都不是顶层文件的话，那就要自行编写一个顶层模块，对这些源文件模块的例化调用。

只看该作者 · 2011-8-25 08:44

呃谢谢我试试 7# avonhu

只看该作者 · 2011-8-25 14:46

module cpu(clk,rst,rd,wr,addr,data,opcode,fetch,ir_addr,pc_addr);
  input clk,rst;
  output rd,wr;
  output[4:0]addr;
  output[2:0]opcode;
  output fetch;
  output[4:0]ir_addr,pc_addr;
  inout[7:0]data;
  wire clk,rst;
  wire[7:0] data;
  wire[4:0]addr;
  wire rd,wr;
  wire fetch,alu_ena;
  wire[2:0] opcode;
  wire[4:0] ir_addr,pc_addr;
  wire[7:0] alu_out,accum;
  wire zero,inc_pc,load_acc,load_pc,load_ir;
  register m_register (.data(data),.load_ir(load_ir),.rst(rst),.clk(clk),.opcode(opcode),.ir_addr(ir_addr));
  accum m_accum (.data(alu_out),.load_acc(load_acc),.clk(clk),.rst(rst),.accum(accum));
  alu m_alu (.zero(zero),.data(data),.accum(accum),.clk(clk),.opcode(opcode),.alu_out(alu_out));
  machine m_machine (.inc_pc(inc_pc),.load_acc(load_acc),.load_pc(load_pc),.load_dr(load_dr),.rst(rst),.fetch(fetch),.rd(rd),.wr(wr),.clk(clk),.load_ir(load_ir),.zero(zero),.opcode(opcode));
  adr m_addrchoose (.fetch(fetch),.ir_addr(ir_addr),.pc_addr(pc_addr),.addr(addr));
  counter m_counter (.inc_pc(inc_pc),.rst(rst),.ir_addr(ir_addr),.load_pc(load_pc),.pc_addr(pc_addr));
  fetch m_fetch (.clk(clk),.rst(rst),.fetch(fetch));
  dr m_dr (.data(data),.alu_out(alu_out),.clk(clk),.rst(rst),.load_dr(load_dr));
endmodule

我这个算不算顶层模块