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成为一名FPGA设计者，需要练好5项基本功：仿真、综合、时序分析、调试、验证。对于FPGA设计者来说，练好这5项基本功，与用好相应的EDA工具是同一过程，对应关系如下： 1. 仿真：Modelsim, Quartus II(Simulator Tool)
2. 综合：Quartus II (Compiler Tool, RTL Viewer, Technology Map Viewer, Chip Planner)
3. 时序：Quartus II (TimeQues t Timing Analyzer, Technology Map Viewer, Chip Planner)
4. 调试：Quartus II (SignalTap II Logic Analyzer, Virtual JTAG, Assignment Editor)
5. 验证：Modelsim, Quartus II(Test Bench Template Writer)
掌握HDL语言虽然不是FPGA设计的全部，但是HDL语言对FPGA设计的影响贯穿于整个FPGA设计流程中，与FPGA设计的5项基本功是相辅相成的。 对于FPGA设计者来说，用好“HDL语言的可综合子集”可以完成FPGA设计50%的工作——设计编码。
练好仿真、综合、时序分析这3项基本功，对于学习“HDL语言的可综合子集”有如下帮助：
1. 通过仿真，可以观察HDL语言在FPGA中的逻辑行为。
2. 通过综合，可以观察HDL语言在FPGA中的物理实现形式。
3. 通过时序分析，可以分析HDL语言在FPGA中的物理实现特性。
对于FPGA设计者来说，用好“HDL语言的验证子集”，可以完成FPGA设计另外50%的工作——调试验证。
1. 搭建验证环境，通过仿真的手段可以检验FPGA设计的正确性。
2. 全面的仿真验证可以减少FPGA硬件调试的工作量。
3. 把硬件调试与仿真验证方法结合起来，用调试解决仿真未验证的问题，用仿真保证已经解决的问题不在调试中再现，可以建立一个回归验证流程，有助于FPGA设计项目的维护。
FPGA设计者的这5项基本功不是孤立的，必须结合使用，才能完成一个完整的FPGA设计流程。反过来说，通过完成一个完整的设计流程，才能最有效地练习这5项基本功。对这5项基本功有了初步认识，就可以逐个深入学习一些，然后把学到的知识再次用于完整的设计流程。如此反复，就可以逐步提高设计水平。采用这样的循序渐进、螺旋式上升的方法，只要通过培训入了门，就可以自学自练，自我提高。
对于新入职的员工来说，他们往往对FPGA的整体设计流程有了初步认识，5项基本功的某几个方面可能很扎实。但是由于某个或某几个方面能力的欠缺，限制了他们独自完成整个设计流程的能力。入职培训的目的就是帮助他们掌握整体设计流程，培养自我获取信息的能力，通过几个设计流程来回的训练，形成自我促进、自我发展的良性循环。在这一过程中，随着对工作涉及的知识的广度和深度的认识逐步清晰，新员工的自信心也会逐步增强，对个人的发展方向也会逐步明确，才能积极主动地参与到工程项目中来。
在此，希望大家常常访问芯合FPGA学习网（www.fpgastudy.com），认真学习网站所提供的学习资料，在bbs中相互交流，共同进步。 |
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