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大家帮忙呵，看看这个是啥芯片啊

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ctq5207|  楼主 | 2007-12-5 20:22 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
芯片

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沙发
ctq5207|  楼主 | 2007-12-5 20:35 | 只看该作者

功能图

帮忙啊。。。。。

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板凳
ctq5207|  楼主 | 2007-12-5 21:26 | 只看该作者

模拟信号是20mV左右的方波

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地板
ptt1234| | 2007-12-6 15:40 | 只看该作者

会不会是D FLIP_FLOP

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5楼
mychips| | 2007-12-7 09:59 | 只看该作者

搞不懂~

未知!

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6楼
赤铸| | 2007-12-7 11:07 | 只看该作者

感觉楼主时序图画错了

似乎是这样的

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7楼
赤铸| | 2007-12-7 11:12 | 只看该作者

错了，应该是这个

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8楼
赤铸| | 2007-12-7 11:12 | 只看该作者

也就是 CPU 控制信号应该跟方波频率相同，只是占空比不同

频率不同根本没办法分析了

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9楼
xwj| | 2007-12-7 11:16 | 只看该作者

我觉得没画错，而是你看错了

1、3是输入，2才是输出

就是把输入信号延时高电平的时间后输出,这是个时序电路

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10楼
ccoldman| | 2007-12-7 12:04 | 只看该作者

jk触发器

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11楼
赤铸| | 2007-12-7 12:18 | 只看该作者

中间的波形是输出，不是前面两个异或得到第三个

但 LZ 的时序没对上，如果按 LZ 这个图，那时序可就复杂了，感觉应该是个简单时序电路

可能的解释恐怕不止一个，跳沿对齐关系很重要，前后差一点就完全不同，实际芯片都需要建立和保持时间的

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12楼
赤铸| | 2007-12-7 12:22 | 只看该作者

按我 7 楼的图

可以是个 D 触发器，第一个是 D，第三个是 CLK（下跳沿触发）
当然也可以是透明锁存器，高电平锁，低电平通

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13楼
xwj| | 2007-12-7 12:27 | 只看该作者

嗯，应该是7楼的画法才对

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14楼
imcu| | 2007-12-7 12:47 | 只看该作者

最可能的解释

光耦

请注意：该器件没有GND.
是否是光耦还需LZ验证输出波形，如果输入波形的占空比为50％，可能输出波形的占空比只有35％。

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15楼
赤铸| | 2007-12-7 13:04 | 只看该作者

应该不是光耦

光耦会产生输入->输出延迟，而且通断时间不同，有可能改变占空比，看波形像，但是
1. 输入->输出有延迟，输出->输出不可能延迟，也就是 4 脚变低，3 脚不可能延迟变低
2. 这里的延迟是几十毫秒量级，什么光耦也不可能这么慢

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16楼
imcu| | 2007-12-7 13:18 | 只看该作者

.

我并不是说这个30ms的延时是光耦造成的，这个是由clk控制的。
粗略花了个示意图如下。
只是怀疑LZ对输出波形的描述遗漏了些什么，比如高电平只有70ms...
一切出发点还是基于该器件没有GND,所以不可能是逻辑器件。

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17楼
bg6nw| | 2007-12-7 23:01 | 只看该作者

对，应该是光耦

imcu讲的有道理。

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18楼
赤铸| | 2007-12-8 00:30 | 只看该作者

按 16 楼图，光耦。3 脚加下拉电阻。

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19楼
ctq5207|  楼主 | 2007-12-14 21:49 | 只看该作者

应该是光藕

不好意思 ，赤铸画的对，我现在猜是光电mos管，其输出端没有压降

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