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[FPGA] AD7854

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 楼主| lanzhi112 发表于 2018-12-21 10:19 | 显示全部楼层 |阅读模式
AD, verilog, 时序, 时序图, verilog程序
AD7854的Verilog程序，请问convst 和busy的关系是什么，看手册没看懂，时序图应该按哪个写
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ayou123
额  发表于 2019-1-7 13:59

相关帖子
zhangmangui 发表于 2018-12-22 17:36 | 显示全部楼层
看使用CS 和RD读数据的时序吧    这种肯定要扫一遍datasheet了
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 楼主| lanzhi112 发表于 2018-12-25 14:26 | 显示全部楼层
AD7854  手册上写最高采样率为200ksps，请问这个采样率是可以变的吗？怎样控制？
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 楼主| lanzhi112 发表于 2018-12-25 14:27 | 显示全部楼层
另外，实际做项目时，对AD采样芯片是否只编写一个状态机就可以了
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 楼主| lanzhi112 发表于 2018-12-25 16:33 | 显示全部楼层

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 楼主| lanzhi112 发表于 2018-12-25 16:34 | 显示全部楼层
本帖最后由 lanzhi112 于 2019-10-18 11:01 编辑



是这么写吗
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 楼主| lanzhi112 发表于 2019-1-15 09:56 | 显示全部楼层
求助
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城南123 发表于 2021-7-6 21:59 | 显示全部楼层
busy信号是忙信号，busy信号为高电平，说明ADC在进行数据转换。
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