FPGA计数器的问题

发表于 2011-8-27 14:10

急死人啦！
最近在做一个FPGA模拟IIC从机的东西，里面用到了计数器，可FPGA得技术总是不对。我写了一个最简单的只有计数器的程序，她的计数都不对啊，
module I2C(scl, sda,bitcnt）;
input scl;
input sda;

output bitcnt;

reg [3:0] bitcnt;

initial
begin
bitcnt<=4'h0;
end

alwaysa @(posedge scl)
bitcnt<=bitcnt+4'h1;

就这么简单的程序。FPGA计数都出问题啊，有使用一次直接计了两，从2跳到4等等，试了很久不行了，我使用的哦altare 的C4系列的器件

发表于 2011-8-27 18:42

好呀楼主

我在网上找了个程序。可以参考下。

来到本论坛后发现一些同仁提出上升沿和下降沿计数的问题，工作中也碰到一些同事问及此问题。现在我把我多年来一直采用的办法奉上，但愿对初学者有所帮助。
以一个最简单的计数器为例：Port(
clock:in std_logic;
pulse:in std_logic;
q:out std_logic_vector(3 downto 0)
);
q输出为对pulse跳变沿的递增计数。clock为系统高速时钟。
Process(clock) begin
if rising_edge(clock) then
dly1pul <= pulse;
dly2pul <= dly1pul;
end if;
End process;
en <= dly1pul and not dly2pul;--上升沿
--en <= not dly1pul and dly2pul;--下降沿
--en <= dly1pul xor dly2pul;--上升沿和下降沿
Process(clock) begin
if rising_edge(clock) then
if en = '1' then
cnt <= cnt + 1;
end if;
end if;
End process;
q <= cnt;
单对于此小问题，当然采用倍频实现双沿计数也是可行的，但是我们不要忘记，倍频器在很多CPLD或FPGA中是不支持的，即便支持其资源也是很宝贵的。
我看到的一些设计中，动辄采用某一信号作为时钟，应该说这种做法

发表于 2011-8-27 18:44

和单片机模拟IIC重机的想法是相同的。

发表于 2011-8-27 19:01

en <= dly1pul and not dly2pul;--上升沿
后面的两个信号都是在clock的上升沿赋值的？会存在不同吗？

发表于 2011-8-27 19:03

两个赋值赋值语句间的延时产生的不同步来实现哦？

发表于 2011-8-27 19:26

这个程序不符合你的使用，你是想数对时钟计数。
而这个程序是使用时钟对pulse计数

发表于 2011-8-28 00:43

应该是scl信号的上升沿或下降沿没处理好吧

发表于 2011-8-28 13:35

硬件抖动？

发表于 2011-8-30 08:57

已经搞定计数器了，不能用IIC的时钟技术，要用一个高速的全局时钟来计数

发表于 2011-8-30 08:58

但现在FPGA的双向口控制还有问题，控制不了哦

发表于 2011-9-5 11:35

IIC资料网上应该很多,scl最好也作为信号，而不是时钟。

发表于 2011-9-6 15:10

写verilog，对于楼主的程序，一定要注意：
是不是可综合的。
DFF是不是有复位信号。

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