麻烦会abel的大神来帮帮忙

只看该作者 · 2019-1-14 12:18

现在要做一个带滤波的计数器，只会用verilog写，可是这个cpld是以前用abel写的，想麻烦大神给我补充修改一下，相关资料实在是难找
v语言module lb(CLK,sig,out );

input CLK,sig;

output out;

reg [3:0] q;

always @(posedge CLK or negedge sig )
begin
if (sig)
q<=0;
else
q <= q+1;

end

assign out=(q==10);

endmodule
想转换成abel语言，自己写的感觉不对，没有上升下降沿的判断
MODULE LB
declarations
"input
  CLK,sig pin;
"output
      out  pin;
"node
[q3..q0] node  istype 'reg';
q = [q3..q0];
equations
q.clk = CLK;
WHEN (sig==1)THEN q=0;ELSE q=q+1;
WHEN (q==10)THEN out=1
END LB