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xilinx FPGA装载程序问题

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楼主
shisizai|  楼主 | 2019-1-24 09:58 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
FPGA, XILINX, 时钟, MCU, 时序
想用MCU为FPGA装载程序，时序图在手册上看到了，现在有一点不明：通信时钟CCLK有一个标准的范围么？如果中途时钟暂停一段时间比如1ms，然后继续装载程序还能正确配置FPGA么？

TIM截图20190124095828.jpg (281.89 KB )

TIM截图20190124095828.jpg

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沙发
shisizai|  楼主 | 2019-1-24 10:32 | 只看该作者
又仔细看了一下，貌似确实没有对时钟的要求

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板凳
tyw| | 2019-1-24 10:38 | 只看该作者
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地板
mohanwei| | 2019-1-24 14:02 | 只看该作者
没有。这个接口是静态时序。

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