xilinx FPGA装载程序问题

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 楼主| shisizai 发表于 2019-1-24 09:58 | 显示全部楼层 |阅读模式
想用MCU为FPGA装载程序,时序图在手册上看到了,现在有一点不明:通信时钟CCLK有一个标准的范围么?如果中途时钟暂停一段时间比如1ms,然后继续装载程序还能正确配置FPGA么?

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 楼主| shisizai 发表于 2019-1-24 10:32 | 显示全部楼层
又仔细看了一下,貌似确实没有对时钟的要求
tyw 发表于 2019-1-24 10:38 | 显示全部楼层
mohanwei 发表于 2019-1-24 14:02 | 显示全部楼层
没有。这个接口是静态时序。
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