打印
[verilog]

verilog实现 floor, round 四舍五入 和 saturation 操作

[复制链接]
14409|3
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
yg99992|  楼主 | 2019-2-19 15:08 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
floor, round和saturation是进行bit位削减时常用的方法,floor 和round用于削减低位,saturation用于削减高位。floor和round的区别在于,floor是将低位直接丢掉,而round则是在丢掉低位前先进行四舍五入。round和saturation的使用范例如下:

假设有一个32bit有符号数a[31:0], 其低10bit为小数部分,高22bit为整数部分。如果现在我们需要用一个16bit的整数来尽可能精确地表示a[31:0]。则需要截去全部的小数部分和高6位的整数部分,具体步骤如下:

step1. 用round去掉小数部分并进行四舍五入。
assign add_bit          = a[31] ? (a[9] & (|a[8:0]) ) : a[9];
assign temp[22:0] = {a[31],a[31:10]} + add_bit;
分析:第一句判断是否需要进位。设要舍弃部分的值为d, (-1.0<d<1.0)。当a为正,即a[31] = 0时,若a[9]=1, 则说明d>0.5,故可以产生进位。当a为负,即a[31] = 1时,由于负数用补码表示,若直接舍弃d则意味着round up, 即向高位进位。然而,当0>d>-0.5时,不需要进位,而对于补码表示的负数而言,add_bit=1即表示不产生进行。另外,0>d>-0.5即a[9] & (|a[8:0]),因为 - 0.5的补码是10_0000_0000, d>-0.5即a[8:0]不全为0。考虑到四舍五入时可能产生进位,故需要扩展1bit的符号位。

step2. 用saturation去掉temp[22:0]的高7位从而得到16bit的最终结果。
assign res[15:0] = (&temp[22:15]) | !(|temp[22:15]) ? temp[15:0] : {temp[22], {15 { !temp[22] } } }
分析:首先判断temp[22:15]是否为全0或全1,若是,则说明其全部为符号位,我们只需要保留temp[15]作为符号位,其余高位bit可以直接丢掉。若temp[22:15]既不是全0又不是全1,则说明temp[22:15]包含数据位,即此时temp[22:0]的值已经超出了16bit有符号数所能表示的最大,此时必然会引入精度丢失问题,为了尽可能提高精度,只能将res[15:0]设置为其所能表示的最大值0x7FFF(temp[22] = 0)或0x8000(temp[22] = 1)。

评论
IC23 2023-12-7 13:57 回复TA
写的太好了,很有用!! 

相关帖子

沙发
二九结狐六体| | 2019-2-20 12:32 | 只看该作者
看着是挺好的啊!!

使用特权

评论回复
板凳
myl000| | 2024-5-19 14:39 | 只看该作者
赞!!!

使用特权

评论回复
发新帖 我要提问
您需要登录后才可以回帖 登录 | 注册

本版积分规则

3

主题

4

帖子

1

粉丝