xilinx fpga在外部引脚上输入时钟和输出时钟如何同相？

只看该作者 · 2011-8-31 15:53

假设在一个pin上面输入时钟，内部可以通过锁相环，然后将锁相环的输出直接送到外部pin上，保证两个pin引脚上的时钟相位完全相同，应作怎样的设置？

只看该作者 · 2011-8-31 16:40

定制PLL时，输出相位填0度不就是同相了吗？具体没研究过。

只看该作者 · 2011-9-3 07:39

要考虑pll输出到引脚的延迟

只看该作者 · 2011-9-4 22:16

这个我也没研究过

只看该作者 · 2011-9-4 22:17

帮不了楼主呀不好意思呢

只看该作者 · 2011-9-5 22:42

定义一个信号，将该信号赋值给输出引脚，并将该信号约束到输出脚同一个IOB中（两者的相位误差很小！），再将该信号反馈到DCM，这样经过DCM中的PLL保证输入输出同相。

只看该作者 · 2011-9-5 22:52

另外，Altera的Cyclone III FPGA中的增强型PLL可以直接引到输出脚，无延时。

只看该作者 · 2011-9-6 17:28

定义一个信号，将该信号赋值给输出引脚，并将该信号约束到输出脚同一个IOB中（两者的相位误差很小！），再将该信号反馈到DCM，这样经过DCM中的PLL保证输入输出同相。 ...
emesjx 发表于 2011-9-5 22:42

有没有具体的约束？不是很明白

只看该作者 · 2011-9-6 17:29

另外，Altera的Cyclone III FPGA中的增强型PLL可以直接引到输出脚，无延时。
emesjx 发表于 2011-9-5 22:52

altera的器件确实有这个功能，他的锁相环输出有一个专门的引脚，我是想用xilinx器件实现相同功能，

只看该作者 · 2011-9-7 08:43

MARK