[FPGA] vivado 时序违规问题,有没有人遇到

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 楼主| wozaihuayu 发表于 2019-3-6 18:07 | 显示全部楼层 |阅读模式


请问第一个框图中到底是哪个信号扇出过大?

第二框中是在说复位有问题吗?

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二九结狐六体 发表于 2019-3-7 09:58 | 显示全部楼层
帮你顶住啊!
 楼主| wozaihuayu 发表于 2019-3-7 11:33 | 显示全部楼层
 楼主| wozaihuayu 发表于 2019-3-7 11:36 | 显示全部楼层
这个报告中还有个问题,我明明在工程中给的时钟是200mhz。requirement一栏一个是5才是,这里却写的1.7,算下来要588mhz了
ococ 发表于 2019-3-7 13:31 | 显示全部楼层
跨时钟域没约束吧
 楼主| wozaihuayu 发表于 2019-3-7 13:58 | 显示全部楼层
ococ 发表于 2019-3-7 13:31
跨时钟域没约束吧

应该是没约束,在哪里约束呢?怎么约束呢?给个参考链接也行啊,谢谢啦
 楼主| wozaihuayu 发表于 2019-3-7 14:52 | 显示全部楼层
ococ 发表于 2019-3-7 13:31
跨时钟域没约束吧

非常感谢,根据你的提醒我查了下跨时钟域约束,现在解决了!
https://blog.csdn.net/blackcater/article/details/58594553 这是我看的连接
 楼主| wozaihuayu 发表于 2019-3-7 14:53 | 显示全部楼层

谢谢帮顶,问题已经解决!
zhuyandianzi 发表于 2019-3-8 15:16 来自手机 | 显示全部楼层
二九结狐六体 发表于 2019-3-7 09:58
帮你顶住啊!

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