TTL驱动CMOS时为什么要在TTL的输出端接一个与电源相接的电阻

只看该作者 · 2011-9-8 13:10

本帖最后由 sainimu78 于 2011-9-8 18:37 编辑

TTL输出高电平低于CMOS的输入高电平但就在TTL的输出端加个接到电源的电阻就能把输出的电压提高吗? TTL输出的高电平最大值就是低于CMOS的输入高电平的怎么加个电阻就能提高输出电压了呢? 想不通这事儿为什么低电位的会被拉高不是都是高电位被拉低的吗?

我书上的TTL电路图

只看该作者 · 2011-9-8 14:40

看看ttl输出级结构就清楚了，ttl输出高电平时，pnp管关闭，由于上拉电阻和二极管的存在，二极管截止，输出节点电压就拉到cmos电平了。

只看该作者 · 2011-9-8 16:50

TTL驱动Cmos要考虑电平适配的。加个上拉电阻可以提升TTL的电平。你去看芯片资料就知道了。

只看该作者 · 2011-9-8 19:56

我传了个图是我书上的TTL电路图
不明白2L说的什么二极管的存在,PNP管关闭
如图输出高电平时 V2V5管截止 V3的基极电位一定高于输出电位Y 于是V3V4的发射结电压逐渐上升到导通压降这个压降应该是固定了吧我的意思是输出电压Y就固定在3.6V左右
然后在这个输出端与电源间接个电阻再把输出端接到CMOS的输入端这样TTL的输出电压就上升了? 按我以上说的理论 TTL的输出电平电压应该不会变啊除非干扰
哪里错了呢?

只看该作者 · 2011-9-8 20:02

本帖最后由天神下凡于 2011-9-8 20:28 编辑

从lz的图看，如果Y通过电阻拉到更高的电压，像楼上说的V3的基极是高电平5V，V3是导通了，但是，Y通过电阻接到高于5V的电压，那么V4不就处于截止状态了，Y的电压就是上拉到的电压了。

只看该作者 · 2011-9-8 20:05

三极管V4会截止.

只看该作者 · 2011-9-8 20:56

图a CMOS和TTL是接一个电源的

我觉得是 TTL输出端连着电源而V4的B极连的是地所以输出端的电位肯定高于V4的B极电位因而V4截止然后输出端电压就由CMOS的输入端而定
有没有道理?

只看该作者 · 2011-9-8 21:11

V4基极电压与V3的状态有关。

3万 · 2011-9-8 21:13

7楼：
“我觉得是 TTL输出端连着电源而V4的B极连的是地所以输出端的电位肯定高于V4的B极电位因而V4截止”
不对。TTL芯片输出高电平时，V4不可能截止。

“输出端电压就由CMOS的输入端而定有没有道理?”
对图a，一点道理也没有。

只看该作者 · 2011-9-8 21:27

1# sainimu78

输出高电平时，V4打开，V5关闭。输出低电平时，则相反。
TTL VOH < CMOS VIH。输出高电平时，通过上拉电阻，此时V5关闭，Vy = 5V。
输出低电平时，由于V5打开，Vy接近于0V。
看图，一目了然

只看该作者 · 2011-9-8 21:49

本帖最后由 sainimu78 于 2011-9-8 21:52 编辑

哪有一目了然呀 10L 说的是结论  我想知道得出这样的结论的原因 ..

"输出高电平时，通过上拉电阻，此时V5关闭，Vy = 5V。
输出低电平时，由于V5打开，Vy接近于0V。"

为什么通过上拉电阻, VY就=5V呀 .. 我真的不懂很想明白为什么  是什么道理
我知道肯定是我有什么基础的东西不知道才问这种问题  但我真的不懂基本电路分析我也有学过但不知道学漏了什么求直接告诉....

3万 · 2011-9-8 22:08

11楼：
首先应该知道TTL(首帖图)输出高电平时，必是V3V4导通，V5截止。你在7楼分析“V4截止”错误。
正是因为V4导通，输出端才能够输出高电平。

但“导通”并不表示V4进入饱和状态。事实上，V3和V4都不是饱和状态。所以输出端高电平只能到2.7V～3V，离CMOS要求的3.5V还差不少。
加上拉电阻后，输出高电平时V5截止，此时后级输入电流不是由V4提供，而是由上拉电阻提供，而MOS工艺的门电路输入电流极小，所以上拉电阻上的压降也很小，接近于零，故输出端高电平可以达到比3.5V更高。
这是模拟电路课程的内容，不是电路分析课程的内容。

只看该作者 · 2011-9-8 22:19

11# sainimu78

V5关闭，V4导通，Y通过电阻上拉至5V
你觉得电流会从V4的射极流出去么？显然不会，那么Y的电压不是5V是什么？

2万 · 2011-9-8 22:45

接了上拉电阻后V4再也导通不了了。因为V4的E极被电阻拉到了接近5V，电位比B极高，所以V4截至，由电阻提高电平驱动CMOS输入。

只看该作者 · 2011-9-8 23:33

本帖最后由 sainimu78 于 2011-9-8 23:35 编辑

12# maychang

我又纠结了
为什么后级输入电流不是由V4提供 ?

V4发射结导通 V4又不是饱和那不就是放大状态了这时不就有放大了的iE电流吗然后加上流过上拉电阻的电流流入后级输入端

MOS管的输入电流又很小按以上说的两个支路的电流加起来应该不会小因此应该是两个支路的电流也都很小所以现实条件下可以变化的量就可以看成是TTL的输出电位上升至趋近电源电压这样流过两个支路的电流就会很小
这两段说得不合理吗?
"可以变化的量就可以看成是TTL的输出电位上升至趋近电源电压" 那么V4管不就截止了

3万 · 2011-9-8 23:41

15楼：
“后级输入电流不是由V4提供”是接上拉电阻之后TTL输出高电平时情况，未接上拉电阻时TTL输出高电平时V4当然要导通。二者不可混淆。

“V4发射结导通 V4又不是饱和那不就是放大状态了”
是放大状态。
但接上拉电阻之后，输出高电平时，V4并未导通，当然也就不是放大状态。
这一点，14楼已经讲清楚了。

只看该作者 · 2011-9-9 00:05

16# maychang

12楼说的是没接上拉的情况 ..
14楼说的是接上拉的情况

那么 12楼说7楼 "你在7楼分析“V4截止”错误。"  是个误会?  我在7楼没把前提(接上拉电阻)说清楚呀..  所以你说"对图a，一点道理也没有。" 我没有明白过来还以为你说的也是在接上拉的前提下
是这样吗?
还是说 7楼说的在接上拉电阻的前提下也是错的?

如果也是错的  那我就又纳闷了呀  论坛里的老人刚说过这样理解是对的
https://bbs.21ic.com/icview-266317-1-1.html 在这个帖里说的 ..  我觉得这完全是类似的情况呀..

3万 · 2011-9-9 00:26

17楼：
我在12楼前面部分说的是未接上拉电阻情况，“加上拉电阻后”后面部分，当然是已接上拉电阻情况。

你在7楼，确实没有说是否已接上拉电阻。

TTL输出端已接上拉电阻，V4是否完全截止，仍要看后级负载情况。后级负载很重时V4有可能导通，不过MOS工艺输入电流很小，稳定后V4肯定截止。但TTL已接上拉电阻，输出端跳变暂态过程中，V4是导通的。这是比你的问题深入一层的问题。

“论坛里的老人刚说过这样理解是对的”
年龄绝对不能作为判断正误的依据。

2万 · 2011-9-9 00:54

呵呵就是年龄不能作为依据
不过HWM已经告诉你了你的理解是对的
这跟张老的说法不矛盾啊

只看该作者 · 2011-9-9 01:01

本帖最后由 sainimu78 于 2011-9-10 15:58 编辑

18# maychang和大家

一边一直担心各位关注我的朋友们下线了 ..一边又在挠头想怎么回复
没看清楚大家的回复  实在抱歉  现在似乎搞懂我的问题了

然后.. 我没说清楚又误会了我说的"论坛里的老人"不是年龄大是分多说明在论坛里很久了因此我说是"老人"    ,

那 15楼扯的那些分析的思路不对在哪呢?  我平时都这么分析电路的 ..  如果哪不对了我还是在那样分析那可就..
求帮助  甚是感激不尽呀

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