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FPGA计数器问题请教

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lczhoujq|  楼主 | 2011-9-9 11:31 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, 计数器, I2c, verilog, 时钟
前段时间写了一个I2C的程序，模拟I2C从机，现在功能都已经实现了，但在调试中遇到的一个问题现在也还是没有搞清楚。
在verilog程序里面我写了一个计数器，来判断接受或者发送数据的bit位，最开始时是利用SCL的边沿来计数的，可发现使用SCL的边沿来计数的话计数器老是会出现问题，如一个沿计数两次等，后来查了资料，说必须用一个高速时钟来采样SCL，再判断两次采样的值来判断SCL的边沿，这种方法的确解决了问题，但我疑惑的是到底为什么不能使用SCL自身的边沿来计数呢？
    还希望曾经遇到过一样的问题的高手指点一二，谢谢！

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沙发
lczhoujq|  楼主 | 2011-9-16 09:13 | 只看该作者
看来是没有人能够进行解答了

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板凳
mr.king| | 2011-9-16 11:36 | 只看该作者
你那个SCL边沿质量不高,不够陡

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地板
jakfens| | 2011-9-16 12:48 | 只看该作者
建议去赛灵思FPGA世界 版块那里问问 那里比较多人在线

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