Keystone 关于EMIF16和DDR3

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 楼主| keken 发表于 2011-9-10 11:07 | 显示全部楼层 |阅读模式
所有带有PLLD(Main/DDR3/PASS)的锁相环有关PLLD的描述都是for the reference divider,所以都是先分频再倍频。对于SRIO/Hyperlink/PCIe 的SERDES,只有PLLM,要保证PLLM x ref_clk的输出在3.125/2G ~ 3.125G之间即可,然后调整对应的linkrate值来得到需要的linkspeed
huzixian 发表于 2011-9-13 13:31 | 显示全部楼层
这是说了个什么意思
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