发新帖我要提问
返回列表
打印

弄了快两月，实在弄不出来，时序还是资源还是其他问题。

[复制链接]
2789|6
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
rokwlp|  楼主 | 2011-9-14 16:11 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
时序, 时钟, 信号, ICL, 倍频
目前在做一个视频传输的项目，由分机板传输视频数据给主机板。现在写的分机板上面的程序，传输分为上行和下行，上行接收视频信号向上往主机板发，下行接收控制信号并往下发。我把上行模块写好以后视频能清晰显示，但是加上下行模块之后视频就不清晰了。上下行除了时钟有公用端口意外其他的都不相同。
      时钟为20M，PLL倍频后60M用来传上行，20M用来传下行。现在已经timequest约束了时钟，然后把上行模块用logiclock也约束了。可是依然是加上了下行模块后视频有噪点，而且下行模块不分配物理引脚也是一样产生影响。
      各位能帮忙分析一下下吗？时序或者资源哪里的问题吗，还是其他的问题。

使用特权

评论回复 赏

相关帖子
沙发
viatuzi| | 2011-9-14 21:06 | 只看该作者
仅靠这点信息没办法分析的。至少要给出系统的结构，信号的传输模式等

使用特权

评论回复 赏
板凳
rokwlp|  楼主 | 2011-9-15 19:39 | 只看该作者
上下行数据都用一对serdes进行收发，上行用60M时钟，下行用20M时钟。上行传视频，下行传用户数据。我改了一下程序，然后将下行模块的引脚去掉，现在发现只有添加上引脚的时候会对上行视频数据造成影响。然后对每个引脚进行分析，发现下行serdes的参考时钟refclk会影响上行的视频数据，参考时钟也是20M，我将输入20M时钟移相之后作为参考时钟再送给refclk，视频好了一些。可是相位移多少视频才能够清晰呢？能分析一下产生影响的原因吗？

使用特权

评论回复 赏
地板
1185391239| | 2014-4-5 13:01 | 只看该作者
the device or the device family don't support logiclock regions是为什么？

使用特权

评论回复 赏
5楼
GoldSunMonkey| | 2014-4-7 22:02 | 只看该作者
kaiseradler 发表于 2014-4-6 22:18
有源工程吗？可以发给我，我给你分析下时序报告

11年的帖子你都能翻出来

使用特权

评论回复 赏
6楼
GoldSunMonkey| | 2014-4-7 22:02 | 只看该作者
;P

使用特权

评论回复 赏
7楼
GoldSunMonkey| | 2014-4-8 14:11 | 只看该作者
kaiseradler 发表于 2014-4-8 14:00
汗，不是我翻的。是楼上那个人！

;P我不认识他。哈哈

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

rokwlp

0

主题

11

帖子

1

粉丝