本帖最后由 jakfens 于 2011-9-16 11:32 编辑
2011年10月13日 10:00 - 12:00
美国赛灵思公司 (Xilinx Inc.)
目前，赛灵思 FPGA使用 ISE 设计工具套件进行设计，该套件支持设计输入、综合、验证和实现功能，可生成可用的 bit 文件。传统上，用户通过项目浏览器 (Project Navigator) 图形界面 (GUI) 工具来创建和管理项目...
与会者能学习到以下知识：
1. 如何用 PlanAhead 工具开发 RTL 项目的赛灵思 FPGA。
2. RTL设计输入、文本编辑、调试和交叉探测。
3. RTL 中的 IP定制、生成和例化。
4. 用 ISESim 进行仿真。
5.启动 RTL 综合，了解策略。
6.简单的 IO 引脚分配和布局规划物理约束创建。
7.用ChipScope分析器调试分配网。
8.启动实现并分析结果。
9.启动 XPower 分析器和FPGA 编辑器，使用交叉探测。
10.生成 bit 文件。
11.启动iMPACT和ChipScope 分析器。
适合人群：
用赛灵思 ISE设计套件工具开始FPGA新设计FPGA设计人员；
对采用高级工具提高工作流程效率感兴趣的FPGA设计人员；
以前使用PlanAhead实现引脚规划、布局规划或设计分析功能的FPGA设计人员；
以前使用项目浏览器 (Project Navigator) 设计项目，并通过项目浏览器 (Project Navigator) 集成模式使用 PlanAhead 的 FPGA 设计人员。
http://www.**/Eletter/webcast/111013.html
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