电荷泵锁相环的数字锁定检测电路应用分析(1)

只看该作者 · 2011-9-16 12:12

本帖最后由叶落无痕于 2011-9-16 12:28 编辑

电荷泵锁相环的数字锁定检测电路应用分析

Steven Shi, Nick Dai 德州仪器

摘要

电荷泵锁相环的锁定指示电路设计，常用的方法是在PFD 电路中通过检测经分频后的参考输入和本振反馈信号的相位误差来实现，当相位误差超过某个锁定检测窗口时，锁相环电路就上报失锁告警。由于数字锁定指示电路设计简单，易于被监控而被广泛应用。在实际的锁相环电路设计中，往往由于电路参数选择不合理，尽管锁相环处于正常的锁定状态，但由于PFD 的相位误差超过锁定检测窗口而导致数字锁定指示电路显示失锁。因此，必须需要根据特定锁相环配置和外围电路选择合适的检测窗口，或者根据检测窗口要求设计合适的锁相环环路参数和外围电路。

1 概述

在各种锁相环结构中，电荷泵锁相环因其稳定性高，捕获范围大，便于集成等特点而别广泛应用于无线通信、频率综合器和时钟恢复电路中。随着芯片设计集成化和电路设计的简洁化，锁相环芯片通常都集成了环路锁定检测电路。

电荷泵锁相环的锁定检测电路设计，包括模拟锁定检测和数字锁定检测两种方法。其中，模拟检测电路采用经鉴频鉴相器PFD 输出的相位误差，产生脉冲信号对外部电容进行充电和放电，需要较长的时间以达到稳定的电平输出，以指示当前锁相环状态是锁定或失锁，在电路设计方面不够灵活并缺乏精确判断锁相环的锁定状态，限制了其应用范围。数字锁定检测方法具有准确性高、可编程性且电路设计易于实现等优点而被广泛应用。目前，电荷泵锁相环的数字锁定指示电路设计中，通常采用在鉴频鉴相器PFD 电路中检测经过分频后的参考时钟输入和同样经分频后的本振反馈信号的相位误差来实现，当相位误差超过某个锁定检测窗口时，锁相环电路就上报失锁指示信号。本文介绍了电荷泵锁相环电路锁定检测的基本原理，通过分析影响锁相环数字锁定电路的关键因子，推导出相位误差的计算公式。并以CDCE72010 为例子，通过实验验证了不合理的电路设计或外围电路参数是如何影响电荷泵锁相环芯片数字锁定指示的准确性。

2 电荷泵锁相环电路的数字锁定检测原理

相位误差是数字锁定检测原理的最关键参数，下面分析了电荷泵锁相环电路中相位误差的来源，以及数字锁定检测电路是如何基于相位误差实现的。

2.1 PFD、电荷泵电流和相位误差

典型的电荷泵锁相环电路（如TI 的CDCE72010）的PFD 工作原理如图1 所示。当送达PFD 的参考

时钟输入超前本振时钟输入时，PFD1 就输入一个高脉冲宽度的信号；反之，则在PFD2 输出一个高脉冲电平宽度，通过PFD1 和PFD2 的脉冲信号以控制电荷泵电流的灌入和流出，经后级低通滤波器后，产生不同的压控电压以控制外部振荡器的输出，达到负反馈的稳定。通常PFD 电路是通过比较参考时钟和本振时钟上升沿之间的时延，该时延称之为相位误差。在电路处于锁定状态时，该相位误差也就是锁相环的稳态相差参数。

2.2 数字锁定检测原理

数字锁定检测的基本原理就是比较相位误差和预先设定的锁定检测窗口TLock_Window，一旦相位误差在连续N 个周期里均落在预先设定的检测窗口以内，数字检测电路就指示该锁相环处于锁定状态；而在锁定状态下，一旦相位误差超出所设定的检测窗口，数字检测电路就指示该锁相环处于失锁状态。

图3 是CDCE72010 器件数字锁定检测电路示意图，当CDCE72010 处于锁定状态时，锁定指示信号PLL_LOCK Output 输出为高电平。其中，N 的取值可以是1、16、64 或256，锁定检测窗口可选范围很宽，从1.5ns 到28.6ns（常温条件下），可以满足绝大多数应用场合的需求。

3 数字锁定电路设计

由于数字锁定检测电路是通过分析锁相环的相位误差是否落在预设的锁定检测窗口范围进行锁定指示判断，而锁相环的应用场景复杂，实际应用中的电路设计差异性较大，相位误差参数受锁相环电路设计的影响较大，不恰当的电路设计和外围器件选型可能产生较大的相位误差并超出锁相环芯片的最大锁定检测窗口。因此，需要根据特定锁相环配置和外围电路选择合适的检测窗口，或者根据检测窗口要求设计合适的锁相环环路参数和外围电路。本节分析了影响锁相环锁定时相位误差的关键参数，重点探讨了如何可靠地设计数字锁定指示电路。

3.1 电荷泵锁相环电路锁定状态下的相位误差分析

图4 是基于CDCE72010 的电荷泵锁相环电路漏电流模型，包括了无源滤波电路和本地压控振荡器

VCO 或VCXO。理想情况下锁相环电路的相位误差应为0，但由于元器件的非理想特性，存在以下几种漏电流：电荷泵漏电流I1、滤波电路的电容C1、C2 和C3 引入的漏电流I2 和本地压控振荡器引入的漏电流I3，这些漏电流（I1 + I2 + I3）均将影响环路锁定状态下的相位误差。

当锁相环处于锁定状态时，设相位误差为Δt，电荷泵输出脉冲宽度为Δt 幅度为Icp 的电流，则在一个鉴相周期T 内在后级低通滤波电容上积累的电荷量为Q1=Δt• Icp。同时，在一个鉴相周期内，锁相环电路的漏电流泄漏的电荷为Q2 = T• (I1+I2+I3)。锁定状态下的压控电压保持稳定，则经电荷泵补充的电荷Q1 应等于漏电流泄漏掉的电荷Q2，即：

其中Fpdf为锁相环电路的鉴相频率。

图4 CDCE72010 电路中影响相位误差的漏电流模型

在图4 所示的漏电流模型中，
I1 是锁相环芯片引入了，CDCE72010 的电荷泵漏电流指标是小于100nA，目前普通陶瓷电容的漏电流I2 也远小于100nA，而压控振荡器的漏电流I3 则可以等效为流过压控输入端输入阻抗的电流，不同规格的振荡器，该指标差异较大，通常是达到uA 级别。因此，压控振荡器的等效输入阻抗参数是影响锁相环锁定下相位误差的关键来源。

在采用CDCE72010 的锁相环电路中，通常采用电源电压为3.3V 的压控振荡器VCO/VCXO，其锁定

时的压控电压Vctrl 一般稳定在1.65V 附近。根据式（1），若忽略I1 和I2 漏电流，则在锁定状态下由VCO/VCXO 输入阻抗引入的相位误差为：

根据式子（2）可以看出，为了减小锁定时的相位误差，可以尽可能地提高锁相环的鉴相频率f PFD

、电荷泵电流Icp、以及压控振荡器的输入阻抗Ri。